JPS62286280A - 電荷結合素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の詳細な説明 〔産業上の利用分野〕 本発明は電荷結合素子（ＣＯＤ）の製造方法、特に自己
整合型ＩＣ技法により製造されるＣＯＤのダート構造の
製造方法に関する。

〔従来の技術と発明が解決しようとする問題点〕ＣＯＤ
の理想的なｒ−ト構造は、半導体基板内のドーピングし
た電荷蓄積領域に整合して、基板表面に形成した一連の
細長い導体である。導体は相互に密接しているが、誘電
体又は薄い絶縁層で分離している。隣接導体が重ならな
い（ノンオーバラップ）のが理想的であるが、実際には
従来の製法によると、ｙ−ト購造の不連続性を避ける為
にダート電極の完全なアライメントを保証することがで
きなかった。例えば光学ＣＯＤの解像度（分解能）を増
加する為に素子（デバイス）寸法を縮小すると、アライ
メントは一層困難になった。

そこで、市販のＣＣＤの大半は、例えばＫｕｂ　（カブ
）発明の米国特許第４，３１９，２６１号明細書の第１
図に示す如く、オーバラップしたダート構造に製造され
ていた。斯るデバイスではダート間のキャパシタンスが
大きく、多くの用途には不適当であった。また、斯るｒ
−ト構造の場合には、デバイスの小型化を制限した。従
来のフォトリングラフィ技法を用いるダート幅の実用限
界は４μｍでろり、電子ビーム技法を用いると約２μｍ
である。″！丸別の欠点として、斯るオーバラップ型ダ
ート設計ではオー・９ラップ部で短絡勿生じる虞れがあ
り、これはデバイスの製造歩留りを制限し、且つウェハ
スケール（ウニ八単位）で集積化することを殆んど不可
能にした。

ｒ−トのオーバラツプのないＣＣＤを製造する為の多く
の提案がなされて来た。前述のＫｕｂ　（力グ）特許で
は基板表面の異なる高さ部分に交互にドーピングした多
結晶シリコンのダート導体全形成することを提案してい
る。この持ち上げられたｒ　−トは、基板と隣接する持
ち上げられない導体からドーピングしていない多結晶シ
リコンの厚さ分だけ離間している。またＣ１１ｎｅ　（
クライン）発明の米国特許第４，４６１，０７０号明細
書には、薄い金属共晶デート膜を設け、その共晶相の１
つを選択的に除去して離間し、＆ｒ−）アレイを形成す
る。次に絶縁層を設けた後に別の導電Ｎを設け、これを
エツチングして割込みダート全形成する。このプロセス
によってもいくらかのオーバラツプが生じる。

Ｗｉｄｍｉｎｎ　（ウイドマ／）発明の米国特許第４．
３５１，１００号明細書及び第４，３５２，２３７号明
細書は相互に関連するが、異なる自己調整且つノンオー
バーラツプのＣＣＤ用ダート製造プロセスを開示してい
る。即ち、第１のポリシリコン庖を設け、これを二酸化
７リコ／（ＳｉＯ□）層で覆う。両層をハｆ定パターン
にエツチングして最終幅より少し大きい互に離間したｐ
ｏｌｙ−８ｌ−１電極を形成する。欠に、第１ポリシリ
コン層の８１０□カバーの下方をアンダーカットして、
両者間にギャップを有するＳｉＯ２のオーバーハング（
出っ張り）対を作る。酸化してｐｏｌｙ−８１−１冗極
の端面に絶縁層を形成する。次に、ＣＶＤ　（化学蒸着
法、化学気相成長法）技法により第２プリシリコン層を
２個のオーバーハング下の空洞を埋めるように形成する
。Ｓ　ｉＯ２力バ一層上に被着された余剰？リシリコン
はエツチングにより除去し、これにより割り込んだ自己
１４整且つノンオーバーラツプのｐｏｌｙ−８ｔ−２電
極を得る。

上述の米国特許第４，３５２，２３７号明細書の製法の
欠点の１つは、幅が１，６乃至１．８μｍの極めて微小
ギャップが必要であることである。もしギャップが広す
ぎる（例えば３μｍ）と、平坦なｐｏｌｙ−８ｉ−２層
が得られない。従って、それは天文学用の如き広いダイ
ナミックレンジと低ノイズを必要とする大型イメージ用
には使用できない。それはまた３層ポリシリコン−３相
プロセスにも使用できない。

上述した米国特許第４，３５１，１００号明細書のプロ
セスはアライメントが不正確になるので、従来技法によ
り作られたデバイスに比して歩留りが上らない。

それ故にＣＯＤやその他の半導体デバイス用にノンオー
バーランプのダート構造を作る満足な方法の必要性があ
った。

〔発明の目的〕

本発明の目的は自己整合型ＣＣＤダート構造の改良製造
方法を提供することである。

本発明の他の目的はＣＯＤの製造歩留り全改良すること
である。

本発明の更に他の目的は同じｆ口゛セスにより大面積イ
メーノヤ（感光面）を作ること全妨害せずダート構造の
寸法が縮小可能にすることである。

本発明の別の目的は３層ポリシリコン、３相駆動ダート
構造の製造に使用可能な方法を提供することである。

本発明の更に別の目的は隣接−ｆｉｆｆ１間の短絡全排
除することである。

〔発明の概要〕 本発明はＣＣＤのｒ　−トｍ造を製造する方法を提供す
るものであや、ｐｏｌｙ−８ｔ−１電極の形成、ｐｏｌ
ｙ−８ｉ−１電極の両側に誘電体側壁を形成、及びｐｏ
ｌｙ−３ｌ−１ｉ極の隣且つこれとオーバーラツプして
ｐｏｌｙ−８１−２電極を形成することを含んでいる。

ｐｏｌｙ−８ｌ−２電極の形成前に、ｐｏｌｙ−８ｌ−
１電甑上にシールド層を設け、ｐｏｌｙ−８ｔ−２電極
のオーバーラツプ部全ｐｏｌｙ−８ｌ−１電極上に持ち
上げスペースを形成する。

次に、例えばエツチングによりシールド層全除去し、ｐ
ｏｌｙ−８ｔ−２層のオーバーラツプ部の下側部分全露
出する。その後、シールド９層で占められていたスペー
スをチャンネル（溝）として使用し、ｐｏｌｙ−８ｔ−
２電極のオーバーラツプ部分をエツチングし、誘電体層
を介して接合し且つ隔離するノンオーバーラツプのｐｏ
ｌｙ−３１−１とｐｏｌｙ−８１−２を極を得る。エツ
チング工程により、導電性ポリシリコン材料が２つのダ
ート電極間の誘電体層をブリッジしないよりにする。

上述の手順ｒｉｐｏｌｙ−８ｔ−１及びｐｏｌｙ−８１
−２双方を組合せたケ゛−ト構造の両側に１対のｐｏｌ
ｙ−８ｌ−３電極を含むよう拡張可能である。ｐｏｌｙ
−８ｉ−３電極は最初オーバーラツプするよう且つｐｏ
ｌｙ−Ｓｉ−２Ｋ極の場合と同様に第２シールド層によ
り前のダート構造から離間するよう設けられる。第１及
び第２シールド層は同時に除去してｐｏｌｙ−８ｔ−２
及びｐｏｌｙ−８１−３層のオーバーラツプ部の総てを
同時に除去する。

前述の方法金具なる２実施例で示している。第１実施例
では、各ヂリシリコン層をポリシリコン専用のエツチン
グ剤に耐性を有する保護層で榎つている。この実施例で
は、ｐｏｌｙ”５ｉ−２及びｐｏｌｙ−８ｌ−３層のオ
ーバーラツプ部分は下方のみから、シールド層の除去に
より生じた通路を介してエツチングする。第２実施例で
は、保護ＦｄＩｆＣ省略し、ｐｏｌｙ−８ｔ−２とｐｏ
ｌｙ−８ｔ−３電極のオーバーラツプ部分が上下両方か
らエツチングされるようにする。

ポリシリコン電極は十分な厚さに形成するので、その厚
さの半分をエツチングにより除去しても、デバイスの動
作には支障のない十分な導電性が得られる。

〔実施例〕

以下の説明中では多くの省略を使用しているが、それら
はいずれもＣＯＤ技術分野の専門家には周知事項である
。それら省略の例は、最初に形成したダート電極を示す
ｒｐｏｌｙ−８ｉ−Ｉ　Ｊ、熱成長二酸化シリコンを意
味する「熱５ＩＯ２Ｊ、Ｃ■形成二酸化シリコンを意味
するｒｃＶＤｓｉｏ。」等である。本発明はここに開示
した材料の特定の組合せを用いて実施するのが好すしい
が、当業者にはここに開示する発明の要旨乃至原理を用
い、エツチング剤及び・−ターニング手順を使用すれば
別の材料を使用することも可能であることに気付く筈で
ある。また、本発明をどのように作り且つ使用するかの
理解を助ける為に、説明中に各寸法を例示している。こ
れら寸法は、総て従来のプロセス装置を用いて従来画業
者が得られる許容範囲内であり、単に例示にすぎず本発
明を限定するものではない。

先ず第１図上参照して説明する。平坦な基準面（６）を
有するシリコン基板αＱｔ−用いる。この基板αＱはエ
ピタキシャルシリコン層又はシリコンウェハである。基
板とマスキングして、従来のイオン打込み技法により基
板内に領域ｃＬ４の如きＣＯＤストレーノ領域を形成す
る。これら工程は周知でろり、本発明の一部全構成する
ものではないので詳細は省略するが、本発明によるダー
ト構造は斯る領域（へ）と整合している。

ダート酸化（Ｓ１０２）層ぐＱｔ−基板表面に４００Ｘ
乃至１２００　Ｘの厚さに成長させる。この工程の後、
窒化物（３１３Ｎ４）層Ｑ）１　’ｃ　ｃｖＤ技法テ４
００Ｘ乃至１０００Ｘノ厚さに形成する。尚、この層（
至）の表面には、これを任意に酸化することにより窒素
酸化物（ＳＩＯｘＮ、）の層］ｔ−７５Ｘ乃至１００Ｘ
の厚さに形成することもできる。本発明のダート構造は
表面（１２ａ）上に形成される。

先ず最初に、ｐｏｌｙ−８１−Ｉ　Ｎ他層（２２ａ）　
ｆ表面（１２ｍ）上に、４０００１乃至８０００Ｘノ厚
さに形成し、次に酸化して４００Ｘ乃至１０００　Ｘの
８１０□力バ一層（２４ｍ）を設ける。次に、窒化物（
Ｓ１３Ｎ４）の層（２６ａ）ｆｊｒ６００　Ｋ乃至１２
００　Ｘの厚さに形成する。最後に、ｓｉｏ□層（２８
ｍ）をｐｏｌｙ−８ｔ−１層（２２ａ）上に８０００　
Ｘ乃至１２０００１の厚さにＣＶＤで形成して第１シー
ルド層とする。このＣＶＤ５ｉＯ□層（２８ａ）　ｆア
ニーリングによυ高密度化（収縮）する。

次は第１４リシリコンのダートリソグラフィ工程であり
、ｐｏｌｙ−８１−１ダート電極（イ）を形成する（第
１図にはその電極の１つを示す）。後続の図に示し且つ
説明する如く、このプロセスでは、３つの分離したダー
トが形成される。従って、第１のリングラフィ工程は３
個のダート幅間隔で予定ｆ−）をマスキングする工程を
含んでいる。図にはｐｏｌｙ−８１−１’ｒ’　　ｈ電
極の１つのみを示すが、図の外に離れて別のｐｏｌｙ−
８１−１’Ｉ’　　）　！極のが形成されることが理解
されよう。

マスキング及び露光の後、第１図に示す中間ゲート構体
を連続する４つのエツチング工程で形成する。第１エツ
チング工程はバッフアートＨＦ（塩化弗素）エツチング
剤を使用して、ＣｖＤＳＩＯ２層（２８ｍ）のマスクさ
れなかった部分を除去して互に平行した対向する側壁の
を形成する。次に、層（２６ａ）をフレオンガス等を使
用してプラズマエツチングし、その上面にフォトレジス
ト層（図示せず）のあるシールド層＋２１１＋を得る。

更に、別のｌエツチングによ９ＳｉＯ２層２．１１のエ
ツチングを行う。層０勺及び（ハ）を十分にエツチング
することによシ層（支）に僅かにアンダーカットを生じ
させる。最後に層（２２ｍ）をプラズマエツチングして
、ｐｏｌｙ−８ｔ−１ゲート電極１２２１を得る。

次は熱酸化工程であって、ｐｏｌｙ−８ｌ−１層（２７
Ｊの側壁を酸化して、そこに厚さ７００Ｘ乃至１０００
又の誘電体（Ｓ１０□）の層（７）を形成する。この工
程により１組のポリシリコンダート電極（イ）の形成手
順が完了する。

第２図を参照して説明する。ここでも上述したポリシリ
コン層、熱酸化、窒化物形成、ＣＶＤ５ｉＱ□形成及び
アニーリング工程を反復する。これにより得た層をパタ
ーン化及び選択エツチングを上述した手順で行い５ｉＯ
７層（ロ）、窒化物層（ト）及び高缶度Ｃ’／ＤＳ　［
０２層（至）で覆われたｐｏｌｙ−８ｌ−２ダート電極
０■を得る。ｐｏｌｙ−８Ｌ−２層はｐｏｌｙ−８ｉ−
１層と同一面に位置し且つ誘電体層■に接触し、ｐｏｌ
ｙ−８ｉ−１層とそのシールド及び保護層翰、０４及び
翰の１面にオーバーラツプする。このオーバーラツプ部
分は参照符号（３２ｍ）で示す。熱酸化工程によｆ）　
ｐｏｌｙ−８ｔ−２層の側壁上に５ＩＯ２誘電体層（，
４０’を形成する。

先に述べ九手順を、ＣｖＤＳ１０２形成とアニーリング
工程の省略を除き、反復して夫々ｐｏｌｙ−８ｉ−１と
ｐｏ　１　ｙ−８ｉ−２ゲート電極と同一面に位置する
ｐｏｌｙ−８１−３ダート電極（６）、（４を形成する
。電極（６）はオーバーラツプ部（４２ａ）　ｆ有し、
これはｐｏｌｙ−８ｔ−２電極０■とその保護及びシー
ルド層６の、（ロ）、（至）の１側全ｐｏｌｙ−８ｔ−
１電極から離れた位置でオーバラツプする。電極Ｉは、
ｐｏｌｙ−Ｓｉ−１電極に）の１側とそのカバ一層（ハ
）、（７）及びＷｔオーバーラツプするオーバーラツプ
部（４３ａ）を有する。ｐｏｌｙ−８ｌ−３層は保護酸
化物及び窒化物層−１（９）で覆う。これらの層を前述
の方法でエツチングして、別の電極（６）。

（６）を定め、夫々ＣＶＤ　５ｉｎ２層（ハ）、（至）
の上面を露出する開口（財）、ｌ：４’を得る。パター
ン化及びエツチング後のｐｏｌｙ−３ｌ−３電極φ４．
（６）の熱酸化は不要である。

次に第３図を参照する。ＣＶＤ　ｓｔｏ□層（ハ）、（
至）は選択的にＨＦエッチ／グ（１０（（ＮＨ４）２Ｆ
）　：ＨＦ）　Ｌ、てシールド層端及び（至）の材料を
完全に除去する。この工程はｐｏｌｙ−８ｉ−２とｐｏ
ｌｙ−８１−３を極のオーバーラツプ部（３２ａ）、　
（４２ａ）をアンダーカットしてｐｏｌｙ−８ｉ−２と
ｐｏｌｙ−８ｔ−３層のオーバーハング部（３２ａ）、
　（４２ａ）。

（４３ａ）の下面（５３＋　、　１５５）を露出する通
９Ｓ（５３，６４）’を得る。

次はウェットケミカル・エツチング工程であり、例えば
ＥＤＣエツチング液等の市販のシリコン用ケミカルエツ
チング剤が使用できる。ＣＶＤ　５ｉｎ２シ一ルド層−
９（至）を最初に形成すると、これらはエツチング剤が
十分行きわたる幅の通路ｓａ　、　ｔ５４）が得られる
ように十分な厚さく５ｏｏｏ　ｌ乃至１２０００　Ｘ　
）とする。この工程によりｐｏｌｙ−８１−２及びｐｏ
ｌｙ−８１−３ダート電極のオーバーラツプ部（３２ａ
）、　（４２ａ）及び（４３ａ）　ｆエツチング除去す
る。このウェットケミカル・エツチングに代って、オー
バーハング部は露出ポリシリコンの酸化及びこの酸化物
をストリッピングすることにより除去してもよい。

第４図は前述したエツチング工程と鼠化物層？樽。

（ロ）及び−を除去するプラズマエツチング及びゲート
電極上面に２０００λの熱酸化物ＡＪ　ＱＪ　’に成長
させることの２つの付加工程との後の構造を示す。次に
、デバイスｆ　ａ！ターン化し、ソース、ドレイン及び
ｙ−トコンタクト用ドービ／グの打込み、アニーリング
及びデバイス完成に必要である従来のプロセスを行う。

上述した本発明方法で、窒化物層ｅｊ４　、　ｏ４及び
■はｐｏｌｙ−８ｉ−２及びｐｏｌｙ−８ｔ−３電極の
オーバーラツプ部の除去中にポリシリコンｒ−ト電極全
７−ルドする作用をする。第５図に示す本発明の第２実
施例では、斯る保護層を使用していない。その代り、ポ
リシリコン層形成工程中に、第３図の層（イ）。

０諺、（６）及び−に夫々対応するポリシリコン層（１
２２）。

（１３２）、　（１４２）及び（１４３）は多少厚く例
えば８０００Ｘ乃至１２０００　Ｘに成長させる。（Ｈ
ｖＤｓｉｏ□シールド層の除去工程中に、第３図の（３
２ｍ）、（４２ａ）、（４３ａ）に対応するオーバーハ
ング部（１３２ａ）、　（１４２ａ）及び（１４３ａ）
は通路１５３　、５４）を介してのみならずその上面を
介してエツチングする。ポリシリコン層の形成厚さの半
分を除去する時間がオーバーハング部全体を除去する時
間であり、基板表面に接触する部分の厚さの約半分（３
０００Ｘ乃至４０００　Ｋ　）が残ることとなる。従っ
て、形成されるポリシリコンの量はｒ−ト電極に必要な
導電性を与えられる最終厚さにより決まる。

前述の手順によシ略平坦で、自己整合し且つオーバーラ
ツプのないｒ−）構造が得られる。動作デバイスの歩留
り改良によクコシタクト間の短絡が低減するので、ウェ
ハレベルでの集１ｃｃＤ製造が可能になる。それはオー
バーラツプするダート構造を排して比較的薄い誘電体層
にて分離した結果でちゃ、更にはデート電極間を絶縁分
離する誘電体側壁層勾、叫の上端は半導体であるポリシ
リコン材料ヲ一連のプラズマ及びケミカルエツチング及
び最終的な熱酸化工程で洗浄することによυ助けられて
いると言える。

尚、上述の説明は本発明の方法を２つの実施例に基づき
原理を説明したものであるが、本発明の要旨を逸脱する
ことなく細部において変形変更が可能であることは勿論
である。

〔発明の効果〕

上述の説明から明らかなとおり、本発明によるＣＯＤの
製造方法によると、シリコン基板の所定領域上にｐｏｌ
ｙ−８ｌ−１、ｐｏｌｙ−８ｔ−２及びｐｏｌｙ−８ｔ
−３電極が相互に薄い酸化物層（Ｓ１０□）で絶縁して
側部のみで接して構成される。従って、各電極ｐｏｌｙ
−８ｉ−１、ｐｏｌｙ−８１−２及びｐｏｌｙ−８ｉ−
３間はオーバーラツプ部がない（ノンオーバーラッグ）
ので、電極間キャパシタンスが小さく且つ高周波（高速
）動作が可能である。また製造に際しては、従来のフォ
トリングラフィ及びエツチング技法で、しかも自己整合
型でめるので、製造が容易であると共にウェハレベルで
犬Ｗ　ＣＯＤ　’ｚ犬量生産することが可能である。

【図面の簡単な説明】

第１図は本発明によりＣＯＤ　’ｒ　！！！造する工程
を説明する為ｐｏｌｙ−８ｉ−１電極を含む基板の一部
分の断面図、第２図は第１図の後工程であってｐｏｌｙ
−８ｌ−２及びｐｏｌｙ−８ｔ−３’ｙ’　　）構造を
含む基板の断面図、第３図は第２図の更に後工程であり
５ＩＯ２シ一ルド層を除去したＣＣＤデバイスの断面図
、第４図は第３図の更に後工程であって、ｐｏｌｙ−８
ｔ−２及びｐｏｌｙ−８ｉ−３電極のオーバーラツプ部
全エツチング除去し最終ノンオーバーラツプのダート構
造を示す断面図、第５図は本発明の別の実施例の第３図
相当図である。 図中、αｑは半導体基板、勾は第１を極、０４は第２電
極、（６）、すは第３１！極、■、（９）は絶縁隔壁金
示す。

Claims (1)

【特許請求の範囲】
1. 　半導体基板表面の所定部分に互に離間し夫々両側部及
   び頂部がＳｉＯ＿２層で覆われたポリシリコンの複数の
   第１電極を形成することと、夫々該第１電極の一側であ
   つて且つ一部が上記第１電極にオーバラツプすると共に
   両側及び頂部がＳｉＯ＿２層で覆われたポリシリコンの
   複数の第２電極を形成することと、上記第１及び第２電
   極の両側に夫々一部が上記第１及び第２電極とオーバラ
   ツプするポリシリコンの複数の第３電極を形成すること
   と、上記第１及び第２電極頂部のＳｉＯ＿２層を除去し
   て上記第２及び第３電極部のオーバラップ部分を除去す
   ることとより成る電荷結合素子の製造方法。