KR0151381B1 - 전하결합소자 및 그 제조방법 - Google Patents

전하결합소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 전하결합소자 및 그 제조방법에 관한 것으로, 물리적 성질이 다른 게이트절연막들을 이용하여 반도체기판내에 최대전위분포의 차이를 유도할 수 있도록 한 것이다.
본 발명은 반도체기판과, 상기 반도체기판상에 형성된 제1절연층, 상기 제1절연층상에 일정간격을 두고 형성된 제1전극, 상기 복수개의 제1전극들과 제1절연층사이에만 형성되고 상기 제1절연층과 유전율이 다른 제2절연층, 상기 제1전극, 제1절연층 및 제2절연층의 노출된 전표면상에 형성되는 제3절연층, 그리고 상기 제3절연층의 표면중, 복수개의 제1전극들사이에 해당하는 영역들에서만 형성되는 복수개의 제2전극들을 구비하는 전하결합소자(CCD)를 제공함으로써 물리적 성질(유전율)이 다른 절연막들로 게이트 절연층을 형성하여 절연층의 유전율차이에 의해 반도체기판내에 최대 전위분포의 차를 유도하여 간단한 공정에 의해 우수한 특성을 갖는 CCD를 얻을 수 있도록 한다.

Description

전하결합소자 및 그 제조방법
제1도는 종래의 CCD의 단면구조도.
제2도는 종래의 2상 CCD의 동작원리를 설명하기 위한 도면.
제3도는 종래기술에 의한 CCD단면구조도.
제4도는 본 발명에 의한 CCD구조도.
제5도는 본 발명의 CCD에 인가되는 입력파형도.
제6도 및 제7도는 본 발명의 CCD전극 하부의 기판표면영역의 최대전위분포를 시뮬레이션한 결과를 나타낸 도면.
제8도는 본 발명에 의한 CCD의 절연층 두께에 대한 최대전위의 경향성을 나타낸 도면.
제9도는 본 발명에 의한 CCD 제조방법을 도시한 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 표면불순물층
3 : 제1절연층 4 : 제2절연층
5 : 제1전극 6 : 제3절연층
7 : 제2전극
본 발명은 전하결합소자(Charge Coupled Device;이하 CCD라 한다) 및 그 제조방법에 관한 것으로, 특히 물리적 성질이 다른 게이트절연막들을 이용하여 반도체기판내에 최대전위분포의 차이를 유도할 수 있도록 한 CCD구조 및 이의 제조방법에 관한 것이다.
고체촬상장치 및 신호지연장치등에 이용되는 전하결합소자는 각 게이트전극에 인가해주는 전위차에 의해 반도체내에서 유기되는 전위차를 이용하여 인접한 전극아래로 신호를 전송하는 소자이다.
이러한 전하결합소자는 반도체기판위에 게이트절연막을 매개로 하여 전송전극을 분리하여 인접하게 배치한 것이다.
전송전극으로 사용되는 재료는 주로 고농도로 불순물을 도핑하거나 이온주입시켜 만든 다결정실리콘이며, 각 전극간의 분리는 산소 또는 수증기분위기에서 산화시켜 형성한 절연체인 실리콘산화막이다.
종래의 CCD를 첨부된 도면을 참조하여 설명하면 다음과 같다.
제1도는 종래의 CCD의 단면구조도로서, p형 반도체기판(31)에 n형 불순물 이온주입으로 전하전송영역인 BCCD(Buried CCD)영역(32)을 형성하고 전면에 산화막(33)을 형성한 다음, 산화막(33)위에 다결정실리콘을 증착하고 일정간격으로 사진식각공정을 통해 식각하여 제1전송전극(34)을 형성한다.
그리고 제1전송전극(34)을 마스크로 이용하여 BCCD영역(32)의 표면부위에 이온주입으로 장벽(barrier)(39)를 형성하고 제1전송전극(34)을 산화막으로 절연시킨 후. 제1전송전극(34) 사이사이에 다결정실리콘으로 제2전송전극(35)을 형성 한다.
그리고 이웃한 제1전송전극(34)과 제2전송전극(35)을 공통으로 하여 번갈아 제1, 제2클럭신호(Høl, Hø2)를 인가한다.
제2도는 종래의 2상 CCD의 동작원리를 설명하기 위한 도면으로서, 제2도(a)는 2상 CCD의 전극에 인가해주는 제1, 제2클럭신호의 한 예이며, 제2도 (b)는 제1, 제2클럭펄스가 전송전극에 인가될때 반도체내에 유기되는 전위분포와 그에 따른 전하의 이동과정을 나타낸다.
즉, 시간 t=1에서 제1클럭신호(Høl)는 로우(low)상태이고, 제2클럭신호(Hø2)는 하이(high)상태에 있다.
이때, 전위우물은 제2클럭신호(Hø2)가 인가된 제1전송전극(34)아래에서 가장 깊게 되고, 신호전하는 상기 제1전송전극(34)아래의 전위우물에 갖힌다. 다음에 시간 t=2에서는 제1클럭신호(Høl)가 하이상태가 되고, 제2클럭신호(Hø2)가 로우에 있다.
따라서 가장 깊은 전위우물은 제1클럭신호(Høl)가 인가된 제1전송전극(34)아래에서 형성되고 제2클럭신호(Hø2)가 인가된 제2전송전극(35)의 전위우물은 상승하게 되어 신호전하는 깊은 전위우물을 가지는 제1클럭신호(Hø1)가 인가된 제1전송전극(34)아래로 이동하게 된다.
다음 시간 t=3일때는 다시 t=1일때와 같이 이동한다.
여기에서 신호전하의 이동은 전송전극쌍에서 왼쪽 전극아래에 형성한 전위장벽에 의해 오른쪽으로만 이동하는 방향성을 가진다.
이러한 제1, 제2클럭펄스(Høl, Hø2)의 열이 반복되면 신호전하의 전송이 이루어지게 된다.
제3도는 미국특허 3,931,674에 개시되어 있는 셀프얼라인 CCD의 단면구조를 도시한 것으로, 반도체기판(20)위에 제1절연층(24)과 제2절연층(26)이 형성되어 있고, 제1전극에 해당하는 도전막(43, 45, 47, 49, 51)이 일정간격을 두고 나열되어 있으며, 이온주입공정에 의해 형성된 장벽(barrier)영역(44, 46, 48, 50)이 기판표면부위에 형성되어 있고, 제1전극위에 형성된 제2전극(84, 86, 88, 90)과 제1전극과의 전기적 격리를 위해 제3절연층(53)이 형성되어 있다.
상기 CCD구조는 제1절연층(24), 제2절연층(26) 및 제1전극(43, 45, 47, 49, 51)을 형성한 후, 셀프얼라인에 의해 기판과는 반대도전형의 불순물을 반도체기판의 표면부위에 이온주입함으로써 장벽영역(44, 46, 48, 50)을 형성하여 제1전극과 인접한 제2전극(84, 86, 88, 90)에 동일한 전압을 가한 경우 각 전극아래의 반도체 표면부위의 불순물농도차에 의해 최대 전위분포의 차가 생기게 되어 전하전송이 이루어지게 된다.
상기 종래기술에 있어서는 반도체기판에 최대 전위분포차를 유도해내기 위해 장벽영역 형성을 위한 이온주입공정을 실시해야 하므로 이로 인해 게이트절연층인 산화막내부 및 반도체기판 표면부위에 결함(defect)을 유발시켜 소자의 특성을 저하시킬 수 있으며, 이를 완화시켜 주기 우해 열에 의한 어닐링(annealing)을 해주어야 하므로 공정이 복잡한 문제가 있다.
본 발명은 상술한 문제를 해결하기 위한 것으로, 물리적 성질이 다른 절연막들로 게이트절연층을 형성하여 절연층의 유전율차이에 의해 반도체기판내에 최대 전위분포의 차를 유도함으로써 간단한 공정에 의해 우수한 특성을 갖는 CCD를 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명의 CCD는 반도체기판과, 상기 반도체기판상에 형성된 제1절연층; 상기 제1절연층상에 일정 간격을 두고 형성된 제1전극; 상기 복수개의 제1전극들과 제1절연층사이에만 형성되고 상기 제1절연층과 유전율이 다른 제2절연층; 상기 제1전극, 제1절연층 및 제2절연층의 노출된 전표면상에 형성되는 제3절연층; 그리고 상기 제3절연층의 표면중, 복수개의 제1전극들 사이에 해당하는 영역들에서만 형성되는 복수개의 제2전극들을 구비한다.
상기 목적을 달성하기 위한 본 발명의 CCD 제조방법은 반도체 기판상에 제1절연층을 형성하는 공정과, 상기 제1절연층상에 제1절연층과 유전율이 다른 제2절연층을 형성하는 공정, 상기 제2절연층상에 제1도전층을 형성하는 공정과, 상기 제1도전층과 제2절연층을 함께 패터닝하여 복수개의 제1전극을 형성하는 공정, 기판 전면에 상기 제2절연층과 유전율이 다른 제3절연층을 형성하는 공정, 상기 제3절연층상에 제2도전층을 형성하는 공정, 상기 제2도전층을 패터닝하여 제1전극들사이에 해당하는 영역들에 복수개의 제2전극을 형성하는 공정을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제4도는 본 발명의 일실시예에 의한 CCD의 단면구조를 나타낸 것으로, 매몰채널구조의 CCD의 단면구조를 나타낸 것이다.
반도체기판(1) 표면부위에 기판과 반대 도전형의 표면불순물층(2)이 형성되고, 이위에 제1절연층(3)이 형성되고, 제2절연층(4)과 제1전극(5)이 적층된 구조가 일정간격을 두고 복수개 나열되어 있으며, 제1전극(5) 상부에 형성된 제2전극(7)과 제1전극(5)과의 전기적 격리를 위한 제3절연층(6)이 제1전극(5)과 제2전극(7)사이에 형성되어 있다.
상기 제1전극(5)과 제2전극(7)을 제4도 (c)에 평면도로 나타낸 바와 같이 제1전극들(5) 사이에 제2전극(7)이 형성되며, 제1전극과 제2전극이 일정거리만큼 겹쳐져 형성되어 있다.
상기 제1절연층(3)과 제2절연층(4)은 각각 물리적 성질이 다른 절연체로 이루어진 것으로, 예를 들어 제1절연층(3)은 열에 의해 산화된 산화막(SiO2)으로 형성할 수 있고, 제2절연층(4)은 열에 의해 형성된 질화막(Si3N4)으로 형성할 수 있다.
상기 제1절연층(3)과 제3절연층(6)은 동일한 물성을 갖는 절연체로 이루어지며, 그 형성방법을 다르게 하여 형성할 수 있는데, 예를 들어 제1절연층(3)은 열에 의해 형성된 산화막으로 형성하고, 제3절연층(6)은 CVD(chemical vapor deposition)에 의해 형성된 산화막으로 형성할 수 있다.
다음에 본 발명에 의한 CCD의 동작원리를 설명한다.
참고문헌 『Charge-coupled devices and their application, 1980, McGraw-Hill Book Company』에 의하면, CCD를 동작시키는 바이어스조건에서 전위분포식은 표면채널(su-rface channel)구조의 CCD의 경우,
øs = VG+ (QINV/COX)
매몰채널(buried channel)구조의 CCD의 경우,
VZ= VG+ (qNDXl/COX) + (qNDXl 2/2εs)로 표현된다.
여기서 øs는 표면전위분포 VG는 게이트전극에 인가되는 전압, QINV는 반전출(inversion layer)의 전하밀도, COX는 게이트아래 절연층에 관련된 커패시턴스, VZ는 매몰채널의 전위분포, ND는 매몰채널의 불순물농도를 각각 나타낸다.
본 발명은 상기 식에서 게이트 하부의 절연층에 관련된 커패시턴스인 Cox를 변화시켜 CCD동작에 응용한 것으로, COX=εOX(AOX/tOX)(여기서, εOX는 절연층의 유전율, tOX는 절연층의 두께, AOX는 절연층의 면적을 나타낸다)에서 유전율(εOX)을 변화시킨다.
즉, 제4도 (a)에서 제1절연층(3)을 산화막으로 하고, 제2절연층(4)을 질화막으로 할 경우, 산화막과 질화막의 유전율이 각각 3.9와 7.5이므로 산화막에 비해 질화막을 절연층으로 사용하는 경우 COX가 커지므로 øS및 VZ가 작아진다.
이와 같이 제1전극(5)과 제2전극(7) 하부의 각각의 절연층의 유전율을 다르게 함으로써 각 전극아래의 반도체내의 최대 전위분포의 차를 유도하여 전하전송이 이루어지도록 한다.
제5도의 입력파형을 제4도 (a)의 CCD구조에 인가하면 제4도 (b)에 도시된 t=t1 및 t=t2에서와 같은 전위분포를 얻을 수 있어서 전하전송이 이루어지게 된다.
제4도 (a)에서 각각의 전극 하부의 기판표면영역, 즉 영역ⓐ와 영역ⓑ에서의 회대전위분포를 시뮬레이션 기구인 SPECTRA를 이용하여 시뮬레이션한 결과를 제6도와 제7도에 나타내었다.
제6도는 제1, 3절연층인 산화막의 두께를 650Å, 제2절연층인 질화막의 두께를 500Å으로 하고, 게이트전극에 인가되는 전압을 0V로 했을 경우의 최대전위분포를 나타낸 것이고, 제7도는 제1, 3절연층인 산화막의 두께를 650Å, 제2절연층인 질화막의 두께를 500Å으로 하고, 게이트전극에 인가되는 전압을 5V로 했을 경우의 최대전위분포를 나타낸 것이다.
절연층의 두께에 대한 경향성은 제8도에 나타낸 것과 같다.
다음에 제9도를 참조하여 본 발명에 의한 CCD 제조방법을 설명한다.
먼저, 제9도 (a)에 도시된 바와 같이 반도체기판(1)상에 제1절연층(3)으로서, 예컨대 열산화공정에 의해 산화막(3)을 형성하고, 이위에 제2절연층(4)으로서, 예컨대 질화막을 형성한 후, 이위에 제1전극형성을 위한 제1도전층으로서, 제1전극(5)을 증착한다.
다음에 제9도 (b)에 도시된 바와 같이 상기 제1전극으로서의 폴리실리콘층과 질화막을 사진 식각 공정을 통해 제1전극패턴으로 패터닝한 후, 제9도 (c)에 도시된 바와 같이 제1전극(5)을 포함한 기판전면에 제3절연층(6)으로서, 예컨대 산화막을 CVD방법으로 증착하고 이위에 제2전극 형성을 위한 제2도전층으로서, 예컨대 제2전극(7)을 증착한다.
이어서 제9도 (d)에 도시된 바와 같이 상기 제2도전층을 사진식각공정을 통해 소정패턴으로 패터닝하여 제2전극(7)을 형성함으로써 CCD제조공정을 완료한다.
한편, 본 발명을 매몰채널구조의 CCD에 적용할 경우에는 기판표면부위에 기판과 반대도전형의 불순물층을 형성한 다음 상기 제9도 (a)내지 (d)의 공정을 진행하여 CCD를 제조한다.
이상과 같이 본 발명은 기판 표면부위에 불순물이 이온주입에 의한 장벽영역을 형성하여 최대전위분포차를 유도하지 않고, 유전율이 다른 절연층을 이용하여 기판에 최대전위분포차를 유도하여 전하전송이 행해지도록하므로 종래 이온주입공정에 의해 기판에 발생되었던 결함을 줄일 수 있으며, 이에 따라 어닐링공정등이 불필요하게 되므로 공정이 단순해지는 효과를 얻을 수 있다.

Claims (7)

  1. 반도체기판과; 상기 반도체기판상에 형성된 제1절연층, 상기 제1절연층상에 일정간격을 두고 형성된 복수개의 제1전극, 상기 복수개의 제1전극들과 제1절연층사이에만 형성되고 상기 제1절연층과 유전율이 다른 제2절연층, 상기 제1전극, 제1절연층 및 제2절연층의 노출된 전표면상에 형성되는 제3절연층, 그리고 상기 제3절연층의 표면중 복수개의 제1전극들사이에 해당하는 영역들에서만 형성되는 복수개의 제2전극들을 구비함을 특징으로 하는 전하결합소자.
  2. 제1항에 있어서, 상기 제1전극 하부의 제1절연층과 제2절연층은 각각 산화막과 질화막이고, 제3절연층은 산화막임을 특징으로 하는 전하결합 소자.
  3. 제2항에 있어서, 상기 제1전극 하부의 산화막은 열산화공정에 의해 형성된 것이고 제2전극 하부의 산화막은 화학기상증착에 의해 형성된 것임을 특징으로 하는 전하결합소자.
  4. 제1항에 있어서, 상기 반도체기판 표면부위에 형성된 기판과 반대도전형의 매몰채널영역을 더 포함하는 것을 특징으로 하는 전하결합소자.
  5. 반도체기판상에 제1절연층을 형성하는 공정과, 상기 제1절연층상에 제1절연층과 유전율이 다른 제2절연층을 형성하는 공정, 상기 제2절연층상에 제1도전층을 형성하는 공정과, 상기 제1도전층과 제2절연층을 함께 패터닝하여 복수개의 제1전극을 형성하는 공정, 기판전면에 상기 제2절연층과 유전율이 다른 제3절연층을 형성하는 공정, 상기 제3절연층상에 제2도전층을 형성하는 공정, 상기 제2도전층을 패터닝하여 제1전극들 사이에 해당하는 영역들에 복수개의 제2전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 전하결합소자의 제조방법.
  6. 제5항에 있어서, 제1절연층과 제3절연층은 산화막으로 형성하고 제2절연층은 질화막으로 형성하는 것을 특징으로 하는 전하결합소자의 제조방법.
  7. 제6항에 있어서, 상기 제1절연층은 열산화공정에 의해 형성하고 제3절연층은 화학기상증착방법에 의해 형성하는 것을 특징으로 하는 전하 결합소자의 제조방법.
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