JPS62280927A - パイプライン方式のデ−タ処理装置に於ける二次元デ−タの転送制御方式 - Google Patents
パイプライン方式のデ−タ処理装置に於ける二次元デ−タの転送制御方式Info
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- JPS62280927A JPS62280927A JP61124203A JP12420386A JPS62280927A JP S62280927 A JPS62280927 A JP S62280927A JP 61124203 A JP61124203 A JP 61124203A JP 12420386 A JP12420386 A JP 12420386A JP S62280927 A JPS62280927 A JP S62280927A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
３、発明の詳細な説明
［発明の目的コ
（産業上の利用分野）
本発明はパイグライン方式のデータ処理装置に於ける二
次元データの転送制御方式に関する。 （従来の技術） パイプライン方式の情報処理装置において、二次元デー
タを取り扱う場合の従来の処理手段を第７図を参照して
説明する。 第７図に於いて、１は外部と内部ノーイブラインの同期
をとる入力インターフェース、２はパイプライン方式に
よる複数の実行ステージでなるデータ処理部、３は内部
パイプラインと外部との同期をとる出力インターフェー
スである。又、４は入力信号線、５は出力信号線、６は
内部パイグラインパスである。 このような構成で二次元データを取り扱う場合、二次元
データのＸ、Ｙを示す信号が存在しない念め、外部で〔
二次元→−次元〕の変換を行なっ念後、入力インターフ
ェース１にデータを送出し、又、出力インターフェース
３から受は取ったデータは再度外部で〔−次元→二次元
〕の変換を行なわなければならない。又、データ処理部
２において入力側と出力側のデータ量が変化する場合、
そのデータ量の変化を外部で計算しなければならず、非
常に手間がかかる。更にデータ処理部２の各実行ステー
ジにおい１も外部から二次元データ処理に必要なＸ、Ｙ
のデータを与え工やる必要があり、ハードウェア的に複
雑になるという問題があった。 （発明が解決しようとする問題点） 上述し念ように従来では、パイグライン方式によるデー
タ処理装置
次元データの転送制御方式に関する。 （従来の技術） パイプライン方式の情報処理装置において、二次元デー
タを取り扱う場合の従来の処理手段を第７図を参照して
説明する。 第７図に於いて、１は外部と内部ノーイブラインの同期
をとる入力インターフェース、２はパイプライン方式に
よる複数の実行ステージでなるデータ処理部、３は内部
パイプラインと外部との同期をとる出力インターフェー
スである。又、４は入力信号線、５は出力信号線、６は
内部パイグラインパスである。 このような構成で二次元データを取り扱う場合、二次元
データのＸ、Ｙを示す信号が存在しない念め、外部で〔
二次元→−次元〕の変換を行なっ念後、入力インターフ
ェース１にデータを送出し、又、出力インターフェース
３から受は取ったデータは再度外部で〔−次元→二次元
〕の変換を行なわなければならない。又、データ処理部
２において入力側と出力側のデータ量が変化する場合、
そのデータ量の変化を外部で計算しなければならず、非
常に手間がかかる。更にデータ処理部２の各実行ステー
ジにおい１も外部から二次元データ処理に必要なＸ、Ｙ
のデータを与え工やる必要があり、ハードウェア的に複
雑になるという問題があった。 （発明が解決しようとする問題点） 上述し念ように従来では、パイグライン方式によるデー
タ処理装置
【於い℃二次元データを扱う際、二次元→−
次元・−次元→二次元のデータ変換を含む二次元データ
処理が複雑となり、装置全体の構成が著しく繁雑化する
とともに高速処理が期待でき々いという問題があっ念。 本発明は、パイプライン方式によるデータ処！装置に於
いて、各実行ステージの二次元データ処理を簡単な構成
に″′Ｃ高速に実行できる二次元データ転送制御方式を
提供することを目的とする。 ［発明の構成］ （問題点を解決する之めの手段） 本発明は、・−イブライン処理機構の実行ステー・２間
をつなぐデータバスに附随して、Ｘ方向（例えば１ライ
ン）のデータ転送終了信号（ＥＯＬ： ｅｎｄ ｏｆ
ｌｉｎ＠）を受渡すＷｃ１の信号線と、ｙ方向（例えば
１ページ）のデータ転送終了信号（ＥＯＰ： ｅｎｄ
ｏｆ ｐａｇｅ ）を受渡す第２の信号線を設け、この
各信号線上に、上記データバス上のデータのＸ方向、ｙ
方向の各転送終了に同期し℃上記各転送終了信号を送出
する構成とし念ものである。 （作用） データバス上のデータ転送に同期し工、上記第１の信号
線上には、Ｘ方向（例えば１ライン）のデータ転送終了
毎にデータ転送終了信号（ＥＯＬ）が送出され、上記第
２の信号線上には、ｙ方向（例えば１，５−ジ）のデー
タ転送終了に伴いデータ転送終了信号（ａｏｐ ）が送
出される。ｒ−タパスを介し℃接続された複数の各実行
ステージはそれぞれ上記各信号線上の転送終了信号（Ｅ
ＯＬ。 ｐｏｐ ）をデータバス上のデータとともに受けて、同
信号に従い二次元データ処理を実行する。これにより、
装置全体のハードウェア及びソフトウェアが簡素化でき
、各実行ステージの二次元データ処理が簡単な構成に工
高速て実行できる。 （実施例） 以下第１図乃至Ｉ！５図を参照して一実施例を説明する
。 第１図は本発明の一実施例に装置全体の構成を示すブロ
ック図である。 図中、１０はパイグライン方式によるデータ処理部であ
り、内部・母イブラインパスでつながれ念複数の実行ス
テージでなる。１１は外部と内部パイプラインとの同期
をとる入力インタ−７エース部、１２は同出力インター
フェース部である。 １３は外部のパスと入力インタ−７エース部１ノとをつ
なぐ入力信号線、１４は出力インターフェース部１２と
外部のバスとをつなぐ出力信号線である。 ２０は内部・母イグライ／−４スの一要素をなすデータ
バス、２１乃至２３は同ｔ４イブラインパスに祈念に付
加された制御信号（コントロールライン）である。この
うち、２１はデータバス２ｏ上のデータ（ＤＡＴＡ ）
が有効データであるか無効データであるかを示す信号（
以下ＡＶＬ信号と称す）を受渡すコントロールライン、
２２ｎ上記データバス２０上のデータ（ＤＡＴＡ ）が
１ラインの最終データであることを示すＩＯＬ信号を受
渡すコントロールライン、２３はデータバス２ｏ上のデ
ータ（ＤＡＴＡ）が１″ｅ−ジの最終データであること
を示すＦＪｏｐ信号を受渡すコントロールラインである
。 第２図は上記データ処理部ｌｏ内の実行ステージ間の接
続構成を示したもので、図中、１ｏ１゜ｉｏ、や、は互
に隣接し℃設けられ次実行ステージであり、この各実行
ステージ１０□”１＋１の間に於いても上記第１図に示
し念入カインターフェース部１１〜出力インターフェー
ス部１２の間に於けるノぐス接続と同様に内部のパイグ
ラインノぐス（２０〜２３）によって接続される。 第３図は上記入力インターフェース部１１（Ｄ内部の構
成を示すブロック図である。図中、３１は出力信号線１
４を介して外部より与えられるアドレスデータ（ｘ、ｙ
）、及び外部から内部／４’イグラインへデータを受渡
す之めのライト信号等をもとく上述し＆ ＡＶＬ 、
ＥＯＬ 、 ｌｌ：：ＯＰ等の各信号を生成し出力する
ｔめの制御を行なうコントローラである。 ３２乃至３４はそれぞれコントローラ３１ＶＣより制御
されるもので、３２はＩＯＬ信号を発生するＸカウンタ
、３３はＥＯＰ信号を発生するＹカウンタ、３４はデー
タ（ＤＡＴＡ ）を出力制御するデータラッチ回路であ
る。Ｘカウンタ３２はデータ転送に先立−ｐ”（転送二
次元データのｘｙ５ｍのサイズ値をセットし、データ転
送が開始されると、アドレス変化に伴ってコントローラ
３１より出力されるクロック信号によシカクント動作を
開始し工、Ｘ方向のサイズ値に達するとＥＯＬ信号を出
力する。Ｙカウンタ３３はデータ転送に先立つ℃転送二
次元データのｙ方向のサイズ値をセットし、データ転送
が開始されると、Ｘカウンタ３２より出力されるＥＯＬ
信号によりカウント動作を開始し℃、ｙ方向のサイズ値
に達した際にＥＯＰ信号を出力する。データラッチ回路
３イは転送データをラッチし、このラッチし次データを
コントローラ３１から出力される上記クロック信号に同
期し℃データバス２０上に送出する。 第４図は上記実施例に於ける・量イブラインハス（２０
〜２３）上のデータ及び各制御信号の（ＥＯＬ 。 ′ＦＪＯＰ 、 ＡＶＬ ）のタイミングを示すタイム
チャートである。 第５図は上記実施例く於ける二次元データの転送制御手
段を説明する念めの図である。 ここで第１図乃至第５図を参照して一実施例の動作を説
明する。 先ずデータの転送に先立って、Ｘ方向、ｙ方向のデータ
数（サイズ値）が入力インターフェース部１１内のＸカ
ウンタ３２．及びＹカウンタ３３にセットされる。 その後、スキャン方向に従うデータが入力インターフェ
ース部１１に転送される。ここでは第５図に示す工うな
Ｘ方向スキャンを例にとる。 入力インターフェース部１１はこの入力され念データを
外部と内部パイグラインの同期をとりながらデータ処理
部１０に転送する。 即ち、入力インターフェース部１１は、入力され九アド
レスデータとライト信号とをもとに、内部のコントロー
ラ３１がＡｖＬ”信号とアドレス変化に伴うクロック信
号を出力し、データラッチ回路３４Ｖｃラツチされ九デ
ータをクロックタイミングでデータバス２０上に出力制
御するとともに、有効データの出力タイミングにてＡＶ
Ｌ信号を有意レベル（ここでは高レベル）としコントロ
ールライン２１上に出力制御する。とのＡＶＬ信号と有
効／無効データとの関係を第４図に示し工いる。 又、入力インターフェース部１１では、上記コントロー
ラ３１より出力されたクロック信号に同期してＸカウン
タ３２がカウント動作を実行し、そのカウント値が予め
セットされｆｔ−Ｘ方向のデータ数（Ｘ方向サイズ筐）
に達するとＥＯＬ信号をコントロールライン２２上に出
力する。更にこのＸカウンタ３２１り出力されるＥＯＬ
信号に同期してＹカウンタ３３がカウント動作を実行し
、そのカウント値が予めセットされ７ｔｙ方向のデータ
数（ｙ方向サイズ値）に達するとＥＯＰ信号をコントロ
ールライン２３上に出力する。 このようＫして、入力インターフェース部１１からは、
内部パイグラインのデータバス２０上へ出力されるデー
タに同期して、同データの有効／無効を示すＡＶＴ、信
号がコントロールライン２１上に出力され、更にそのＸ
方向のデータ転送終了に伴ってＥＯＬ信号がコントロー
ルライン２２上に、又、ｙ方向のデータ転送終了に伴っ
てＥＯＰ信号がコントロールライン２３上にそれぞれ出
力される。 この内部パイプラインパス（２０〜２３）上のデータ及
びＡＶＬ信号とＥＯＬ信号及びｇｏｐ信号でなる二次元
情報はデータ処理部１０の初段の実行ステージに供給さ
れる。 この際のノＪ？イブラインパス（２０〜２３）上の各部
信号状態を第４図に示し℃いる。 データ処理部１０内の各実行ステージは上記コントロー
ルライン２１上のＡＶＬ信号とコントロールライン２２
．２３上の二次元情報（１：ＯＬ 、 ＥＯＰ ）とを
もとに上記データバス２０上のデータを取込み、処理し
穴径、上記ノ々イブラインパス（２０〜２３）を経由し
て順次次段の実行ステージへＡＶＬ信号及び二次元情報
（ＩＯＬ 、 ＥＯＰ ）とともに転送してゆく。 即ち、データ処理部ＩＱ内の各実行ステージは。 ＡＶＬ信号により、データバス２０を介し℃入力し念デ
ータが有効データであるか無効データであるかを認識し
、ＥＯＬ信号に工り１ラインのデータ終了を認識し、Ｅ
ＯＰ信号に二り１−ｅ−ジのデータ終了を認識し℃、所
定の二次元データ処理を実行する。そしてその処理し次
データをＡＶＬ 、 ＥＯＬ 、 ＥＯＰの各信号とと
もに次段の実行ステージへ転送する。 この際、各実行ステージは、処理し次データのデータ量
が変化すると、その変化したデータ量に従うタイミング
でＡＶＬ 、 ＥＯＬ 、 ］ｌ：ＯＰの各信号を次段
の実行ステージへ出力する。 この工うに、データ処理部１０内に於いて、パイプライ
ンパス（２０〜２３）を経由し℃各実行ステージを流れ
念データは、ＡＶＬ信号及び二次元情報（ＥＯＬ 、
ＢＯＰ ）とともに、最終実行ステージを経た後、出力
インターフェース部１２に送出される。 出力インターフェース部１２は、コントロールライン２
１上のＡＶＬ信号によりデータバス２０上のデータの有
効／無効を認識し、更に、コントロールライン２２．２
３上のＥＯＬ信号、 ＥＯＰ信号により、１ラインの終
了、１−２−ジの終了を認識して、上記各コントロール
ライン２１，２２．２３上の信号（ＡＶＩ、 、 Ｅｏ
Ｌ、 ＥＯＰ ）をもとに二次元アドレスを生成し、同
アドレスを対応データに同期して外部へ送出する。 上述し念ように、各実行ステージをつなぐパイプライン
バスに、二次元データのＸ、Ｙを示す二次元情報（ＥＯ
Ｌ 、 ｇｏ？ ）を受渡すコントロールライン２２．
２３を付加することにより、データとともに二次元情報
（ＥＯＬ 、 ＥＯＰ ）が転送できるため、パイグラ
インを構成する各実行ステージをモジ、−ルとして設計
でき、従って必要に応じてパイグラインの構成を任意に
変化させることができる。 これにより、より柔軟なパイプラインが構成できる。ま
念、二次元情報をパイプラインの中で処理する九め、外
部への負担がハードウェア・ソフトフェアと（に少なく
できる。 尚、上記し之実施例は、第５図に示すようなＸ方向スキ
ャンによる二次元データの転送を例にとって説明し念が
第６図に示すよりなｙ方向スキャンによる二次元データ
の転送に於いても適用できる。 ［発明の効果］ 以上詳記し念ように本発明によれば、パイグライン方式
のデータ処理装置に於ける二次元データの転送制御方式
に於い℃、パイグライン処理機構の実行ステージ間をつ
なぐデータバス【附随して、Ｘ方向のデータ転送終了信
号を受渡す信号線と、ｙ方向（例えば１−一）】のデー
タ転送終了信号を受渡す信号線を設け、この各信号線上
に、上記パイプラインパス上のデータのＸ方向、ｙ方向
の各転送終了に同期して上記各転送終了信号を送出する
構成としたことにより、装置全体のハードウェア及びソ
フトウェアを簡素化でき、各実行ステージの二次元デー
タ処理が簡単な構成にて高速に実行できる。
次元・−次元→二次元のデータ変換を含む二次元データ
処理が複雑となり、装置全体の構成が著しく繁雑化する
とともに高速処理が期待でき々いという問題があっ念。 本発明は、パイプライン方式によるデータ処！装置に於
いて、各実行ステージの二次元データ処理を簡単な構成
に″′Ｃ高速に実行できる二次元データ転送制御方式を
提供することを目的とする。 ［発明の構成］ （問題点を解決する之めの手段） 本発明は、・−イブライン処理機構の実行ステー・２間
をつなぐデータバスに附随して、Ｘ方向（例えば１ライ
ン）のデータ転送終了信号（ＥＯＬ： ｅｎｄ ｏｆ
ｌｉｎ＠）を受渡すＷｃ１の信号線と、ｙ方向（例えば
１ページ）のデータ転送終了信号（ＥＯＰ： ｅｎｄ
ｏｆ ｐａｇｅ ）を受渡す第２の信号線を設け、この
各信号線上に、上記データバス上のデータのＸ方向、ｙ
方向の各転送終了に同期し℃上記各転送終了信号を送出
する構成とし念ものである。 （作用） データバス上のデータ転送に同期し工、上記第１の信号
線上には、Ｘ方向（例えば１ライン）のデータ転送終了
毎にデータ転送終了信号（ＥＯＬ）が送出され、上記第
２の信号線上には、ｙ方向（例えば１，５−ジ）のデー
タ転送終了に伴いデータ転送終了信号（ａｏｐ ）が送
出される。ｒ−タパスを介し℃接続された複数の各実行
ステージはそれぞれ上記各信号線上の転送終了信号（Ｅ
ＯＬ。 ｐｏｐ ）をデータバス上のデータとともに受けて、同
信号に従い二次元データ処理を実行する。これにより、
装置全体のハードウェア及びソフトウェアが簡素化でき
、各実行ステージの二次元データ処理が簡単な構成に工
高速て実行できる。 （実施例） 以下第１図乃至Ｉ！５図を参照して一実施例を説明する
。 第１図は本発明の一実施例に装置全体の構成を示すブロ
ック図である。 図中、１０はパイグライン方式によるデータ処理部であ
り、内部・母イブラインパスでつながれ念複数の実行ス
テージでなる。１１は外部と内部パイプラインとの同期
をとる入力インタ−７エース部、１２は同出力インター
フェース部である。 １３は外部のパスと入力インタ−７エース部１ノとをつ
なぐ入力信号線、１４は出力インターフェース部１２と
外部のバスとをつなぐ出力信号線である。 ２０は内部・母イグライ／−４スの一要素をなすデータ
バス、２１乃至２３は同ｔ４イブラインパスに祈念に付
加された制御信号（コントロールライン）である。この
うち、２１はデータバス２ｏ上のデータ（ＤＡＴＡ ）
が有効データであるか無効データであるかを示す信号（
以下ＡＶＬ信号と称す）を受渡すコントロールライン、
２２ｎ上記データバス２０上のデータ（ＤＡＴＡ ）が
１ラインの最終データであることを示すＩＯＬ信号を受
渡すコントロールライン、２３はデータバス２ｏ上のデ
ータ（ＤＡＴＡ）が１″ｅ−ジの最終データであること
を示すＦＪｏｐ信号を受渡すコントロールラインである
。 第２図は上記データ処理部ｌｏ内の実行ステージ間の接
続構成を示したもので、図中、１ｏ１゜ｉｏ、や、は互
に隣接し℃設けられ次実行ステージであり、この各実行
ステージ１０□”１＋１の間に於いても上記第１図に示
し念入カインターフェース部１１〜出力インターフェー
ス部１２の間に於けるノぐス接続と同様に内部のパイグ
ラインノぐス（２０〜２３）によって接続される。 第３図は上記入力インターフェース部１１（Ｄ内部の構
成を示すブロック図である。図中、３１は出力信号線１
４を介して外部より与えられるアドレスデータ（ｘ、ｙ
）、及び外部から内部／４’イグラインへデータを受渡
す之めのライト信号等をもとく上述し＆ ＡＶＬ 、
ＥＯＬ 、 ｌｌ：：ＯＰ等の各信号を生成し出力する
ｔめの制御を行なうコントローラである。 ３２乃至３４はそれぞれコントローラ３１ＶＣより制御
されるもので、３２はＩＯＬ信号を発生するＸカウンタ
、３３はＥＯＰ信号を発生するＹカウンタ、３４はデー
タ（ＤＡＴＡ ）を出力制御するデータラッチ回路であ
る。Ｘカウンタ３２はデータ転送に先立−ｐ”（転送二
次元データのｘｙ５ｍのサイズ値をセットし、データ転
送が開始されると、アドレス変化に伴ってコントローラ
３１より出力されるクロック信号によシカクント動作を
開始し工、Ｘ方向のサイズ値に達するとＥＯＬ信号を出
力する。Ｙカウンタ３３はデータ転送に先立つ℃転送二
次元データのｙ方向のサイズ値をセットし、データ転送
が開始されると、Ｘカウンタ３２より出力されるＥＯＬ
信号によりカウント動作を開始し℃、ｙ方向のサイズ値
に達した際にＥＯＰ信号を出力する。データラッチ回路
３イは転送データをラッチし、このラッチし次データを
コントローラ３１から出力される上記クロック信号に同
期し℃データバス２０上に送出する。 第４図は上記実施例に於ける・量イブラインハス（２０
〜２３）上のデータ及び各制御信号の（ＥＯＬ 。 ′ＦＪＯＰ 、 ＡＶＬ ）のタイミングを示すタイム
チャートである。 第５図は上記実施例く於ける二次元データの転送制御手
段を説明する念めの図である。 ここで第１図乃至第５図を参照して一実施例の動作を説
明する。 先ずデータの転送に先立って、Ｘ方向、ｙ方向のデータ
数（サイズ値）が入力インターフェース部１１内のＸカ
ウンタ３２．及びＹカウンタ３３にセットされる。 その後、スキャン方向に従うデータが入力インターフェ
ース部１１に転送される。ここでは第５図に示す工うな
Ｘ方向スキャンを例にとる。 入力インターフェース部１１はこの入力され念データを
外部と内部パイグラインの同期をとりながらデータ処理
部１０に転送する。 即ち、入力インターフェース部１１は、入力され九アド
レスデータとライト信号とをもとに、内部のコントロー
ラ３１がＡｖＬ”信号とアドレス変化に伴うクロック信
号を出力し、データラッチ回路３４Ｖｃラツチされ九デ
ータをクロックタイミングでデータバス２０上に出力制
御するとともに、有効データの出力タイミングにてＡＶ
Ｌ信号を有意レベル（ここでは高レベル）としコントロ
ールライン２１上に出力制御する。とのＡＶＬ信号と有
効／無効データとの関係を第４図に示し工いる。 又、入力インターフェース部１１では、上記コントロー
ラ３１より出力されたクロック信号に同期してＸカウン
タ３２がカウント動作を実行し、そのカウント値が予め
セットされｆｔ−Ｘ方向のデータ数（Ｘ方向サイズ筐）
に達するとＥＯＬ信号をコントロールライン２２上に出
力する。更にこのＸカウンタ３２１り出力されるＥＯＬ
信号に同期してＹカウンタ３３がカウント動作を実行し
、そのカウント値が予めセットされ７ｔｙ方向のデータ
数（ｙ方向サイズ値）に達するとＥＯＰ信号をコントロ
ールライン２３上に出力する。 このようＫして、入力インターフェース部１１からは、
内部パイグラインのデータバス２０上へ出力されるデー
タに同期して、同データの有効／無効を示すＡＶＴ、信
号がコントロールライン２１上に出力され、更にそのＸ
方向のデータ転送終了に伴ってＥＯＬ信号がコントロー
ルライン２２上に、又、ｙ方向のデータ転送終了に伴っ
てＥＯＰ信号がコントロールライン２３上にそれぞれ出
力される。 この内部パイプラインパス（２０〜２３）上のデータ及
びＡＶＬ信号とＥＯＬ信号及びｇｏｐ信号でなる二次元
情報はデータ処理部１０の初段の実行ステージに供給さ
れる。 この際のノＪ？イブラインパス（２０〜２３）上の各部
信号状態を第４図に示し℃いる。 データ処理部１０内の各実行ステージは上記コントロー
ルライン２１上のＡＶＬ信号とコントロールライン２２
．２３上の二次元情報（１：ＯＬ 、 ＥＯＰ ）とを
もとに上記データバス２０上のデータを取込み、処理し
穴径、上記ノ々イブラインパス（２０〜２３）を経由し
て順次次段の実行ステージへＡＶＬ信号及び二次元情報
（ＩＯＬ 、 ＥＯＰ ）とともに転送してゆく。 即ち、データ処理部ＩＱ内の各実行ステージは。 ＡＶＬ信号により、データバス２０を介し℃入力し念デ
ータが有効データであるか無効データであるかを認識し
、ＥＯＬ信号に工り１ラインのデータ終了を認識し、Ｅ
ＯＰ信号に二り１−ｅ−ジのデータ終了を認識し℃、所
定の二次元データ処理を実行する。そしてその処理し次
データをＡＶＬ 、 ＥＯＬ 、 ＥＯＰの各信号とと
もに次段の実行ステージへ転送する。 この際、各実行ステージは、処理し次データのデータ量
が変化すると、その変化したデータ量に従うタイミング
でＡＶＬ 、 ＥＯＬ 、 ］ｌ：ＯＰの各信号を次段
の実行ステージへ出力する。 この工うに、データ処理部１０内に於いて、パイプライ
ンパス（２０〜２３）を経由し℃各実行ステージを流れ
念データは、ＡＶＬ信号及び二次元情報（ＥＯＬ 、
ＢＯＰ ）とともに、最終実行ステージを経た後、出力
インターフェース部１２に送出される。 出力インターフェース部１２は、コントロールライン２
１上のＡＶＬ信号によりデータバス２０上のデータの有
効／無効を認識し、更に、コントロールライン２２．２
３上のＥＯＬ信号、 ＥＯＰ信号により、１ラインの終
了、１−２−ジの終了を認識して、上記各コントロール
ライン２１，２２．２３上の信号（ＡＶＩ、 、 Ｅｏ
Ｌ、 ＥＯＰ ）をもとに二次元アドレスを生成し、同
アドレスを対応データに同期して外部へ送出する。 上述し念ように、各実行ステージをつなぐパイプライン
バスに、二次元データのＸ、Ｙを示す二次元情報（ＥＯ
Ｌ 、 ｇｏ？ ）を受渡すコントロールライン２２．
２３を付加することにより、データとともに二次元情報
（ＥＯＬ 、 ＥＯＰ ）が転送できるため、パイグラ
インを構成する各実行ステージをモジ、−ルとして設計
でき、従って必要に応じてパイグラインの構成を任意に
変化させることができる。 これにより、より柔軟なパイプラインが構成できる。ま
念、二次元情報をパイプラインの中で処理する九め、外
部への負担がハードウェア・ソフトフェアと（に少なく
できる。 尚、上記し之実施例は、第５図に示すようなＸ方向スキ
ャンによる二次元データの転送を例にとって説明し念が
第６図に示すよりなｙ方向スキャンによる二次元データ
の転送に於いても適用できる。 ［発明の効果］ 以上詳記し念ように本発明によれば、パイグライン方式
のデータ処理装置に於ける二次元データの転送制御方式
に於い℃、パイグライン処理機構の実行ステージ間をつ
なぐデータバス【附随して、Ｘ方向のデータ転送終了信
号を受渡す信号線と、ｙ方向（例えば１−一）】のデー
タ転送終了信号を受渡す信号線を設け、この各信号線上
に、上記パイプラインパス上のデータのＸ方向、ｙ方向
の各転送終了に同期して上記各転送終了信号を送出する
構成としたことにより、装置全体のハードウェア及びソ
フトウェアを簡素化でき、各実行ステージの二次元デー
タ処理が簡単な構成にて高速に実行できる。
第１図は本発明の一実施例よる装置全体の構成を示すブ
ロック図、第２図は上記実施例に於ける実行ステージ間
の接続構成を示すブロック図、第３図は上記実施例に於
ける入力インターフェース部の構成を示すブロック図、
第４図は上記実施例に於ける各部の信号状態を示すタイ
ムチャート、第５図は上記実施例に於ける二次元データ
の転送制御手段を説明する念めの図、第６図は上記実施
例とスキャン方向を違え念他の実施例に於ける二次元デ
ータの転送制御手段を説明するための図、第７図は従来
の／４イグライン方式のデータ処理装置に於ける二次元
データの処理手段を説明するための装置全体の構成を示
すブロック図である。 １０・・・データ処理部、１０．．１０ ・・・実
行スｌ １ ＋ １ データ、１ノ・・・入力インターフェース部、１２・・
・出力インターフェース部、１３・・・入力信号線、１
４・・・出力信号線、９・・・データバス、２１．２２
２３・・・制御信号線（コントロールライン）、３１・
・・コントローラ、３２・・・Ｘカウンタ、３３・・・
Ｙカクンタ、３４・・・データラッチ回路。 出麩代私 秀土鈴江武彦
ロック図、第２図は上記実施例に於ける実行ステージ間
の接続構成を示すブロック図、第３図は上記実施例に於
ける入力インターフェース部の構成を示すブロック図、
第４図は上記実施例に於ける各部の信号状態を示すタイ
ムチャート、第５図は上記実施例に於ける二次元データ
の転送制御手段を説明する念めの図、第６図は上記実施
例とスキャン方向を違え念他の実施例に於ける二次元デ
ータの転送制御手段を説明するための図、第７図は従来
の／４イグライン方式のデータ処理装置に於ける二次元
データの処理手段を説明するための装置全体の構成を示
すブロック図である。 １０・・・データ処理部、１０．．１０ ・・・実
行スｌ １ ＋ １ データ、１ノ・・・入力インターフェース部、１２・・
・出力インターフェース部、１３・・・入力信号線、１
４・・・出力信号線、９・・・データバス、２１．２２
２３・・・制御信号線（コントロールライン）、３１・
・・コントローラ、３２・・・Ｘカウンタ、３３・・・
Ｙカクンタ、３４・・・データラッチ回路。 出麩代私 秀土鈴江武彦
Claims (1)
- 二次元データを扱うパイプライン方式のデータ処理装置
に於いて、パイプラインの構成要素をなす実行ステージ
の間をつなぐデータバスに附随して、ｘ方向のデータ転
送終了信号を受渡す信号ラインと、ｙ方向のデータ転送
終了信号を受渡す信号ラインを設け、上記データバスに
つながれた各実行ステージが上記各信号ライン上の転送
終了信号をもとに上記データバス上のデータを二次元処
理することを特徴としたパイプライン方式のデータ処理
装置に於ける二次元データの転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61124203A JPS62280927A (ja) | 1986-05-29 | 1986-05-29 | パイプライン方式のデ−タ処理装置に於ける二次元デ−タの転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61124203A JPS62280927A (ja) | 1986-05-29 | 1986-05-29 | パイプライン方式のデ−タ処理装置に於ける二次元デ−タの転送制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62280927A true JPS62280927A (ja) | 1987-12-05 |
Family
ID=14879537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61124203A Pending JPS62280927A (ja) | 1986-05-29 | 1986-05-29 | パイプライン方式のデ−タ処理装置に於ける二次元デ−タの転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62280927A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6189789A (ja) * | 1984-10-08 | 1986-05-07 | Fujitsu Ltd | 画像情報伝送方式 |
-
1986
- 1986-05-29 JP JP61124203A patent/JPS62280927A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6189789A (ja) * | 1984-10-08 | 1986-05-07 | Fujitsu Ltd | 画像情報伝送方式 |
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