JPS62278641A - 割込み処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明は、演算部、制御部、レジスタから成る情報処理
装置の命令処理回路に関し、特に割込み処理回路に関す
る。

〔従来の技術〕

情報処理装置における命令処理の実行フローは、通常−
命令の実行処理が終了し、次の命令のデコードタイミン
グで割込み要求元からの割込みをサン７”）ングし、要
求がなかった場合には次の命令の解読および実行処理に
移る。また、割込要求が検知された場合には、直ちにそ
の割込みの実行処理に移る。

従来使用されている割込み処理回路を第４図を参照して
説明する。プログラムカウンタ（以下ＰＣと配下）４０
３には次に読み出す命令コードの格納先のアドレスが入
っており、命令コードの読み出し時は、制御回路４０７
の制御により、ｐｃ４０３内の情報がアドレスバス４ｏ
１を介して命令コード格納先であるメモリ（図示外）に
送られ、そのアドレスに格納されている命令；−ドがデ
ータバス４０２を介して命令レジスタ（以下ＩＲと配子
）４０６に書き込まれる。この時。

ＰＣ４０３の値は、アドレスバス４０１に出力されるの
と同時に、加算器４０５に入り、“１”が加算され、加
算された値が再びＰＣ４０３に入る。

ｐｓｗ４０４は、フラグ・フリップ・フロップの集合か
らなり、その中には演算結果に関する桁上げ、符号、ゼ
ロ結果等の情報が設定されている。

制御回路４０７はｌＲ４０６の内容により、命令コード
を実行するための各種タイミング信号群４１２を出力す
る。演算論理回路（以下ＡＬＵと配子）４０８は、制御
回路４０７から出力される信号によって加算、減算及び
論理演算を行う。汎用レジスタ４１０は、処理データを
一時的に保持する記憶手段で、スタックポインタ４１４
．アキエムレータ４１３等を含み、制御回路４０７から
出力される各種タイミング信号群４１２の制御で、デー
タバス４０２上のデータを保持したり、また、汎用レジ
スタ４１０上のデータをデータバス上に出力したりする
。割込みコントローラ４０９は情報処理装置４００外で
発生する複数の割込み要求から処理優先度の最も高い要
求を選択し、割込要求信号４１１をアクティブ′１”に
する。制御回路４０７はｌＲ４０６内に格納されている
命令コードに応じて命令処理に必要な各種タイミング信
号群４１２を発生する。また、命令処理の最後のタイミ
ングで割込み要求１８号４１１をチェックし、インアク
ティブ″０″の時は次の命令処理に移り、またアクティ
ブ°１”の時は、割込み処理に移る。

ＰＣ４０３，ｌＲ４０６、ＡＬＵ４０８、汎用レジスタ
４１０、割込みコントローラ４０９はｆ−タバス４０２
を介して相互に接読され、さらに本情報処理１ａ４００
外に設定された命令コードが格納されているメモリ（図
示外）とも接続されている。

次に第５図を参照しながら処理動作を説明する。

制御回路４０７は命令コード読み出し処理を行なう。す
なわち、制御回路４０７は、ＰＣ４０３を選択し、ＰＣ
４０３の内容をアドレス情報とし、アドレスバス４０１
に出力し、メモリ（図示外）のそのアドレスに格納され
ている命令コードをデータバス４０２上に読み出し、Ｉ
Ｒ４０６に格納する。続いて、ＩＲ，４０６内の命令コ
ードに応じた実行処理を行い処理に必要なタイミング信
号群４１２をノ須次アクティブにする。

命令の命令実行処理の最後に、割込み要求信号４１１を
チェックするが、この時、割込み要求信号４１１がイン
アクティブ″Ｏ”ならば、割込み要求は発生しておらず
、再び命令コードの読み出し処理に戻る。割込み要求信
号４１１がアクティブ“ｌ“ならば、割込み要求が発生
しており、割込み処理に移行するため制御回路４０７は
ｌＲ４０６に強制的に割込み処理コードを格納して割込
み処理に移行する。割込み処理が始まると、まず１割込
み処理中に他の割込みが発生しないように、割込み発生
を禁示する。そして、制御回路４０７は、ＰＣ４０３と
ＰＳＷ４ｏ４の内容をスタックポインタ４１４で指定さ
れるメモリアドレス罠退避し、汎用レジスタ４１０中の
スタックポインタ４１４を４”マイナスする。ｔｃいて
制御回路４０７はＰＣ４０３に、データバス４ｏ２を介
して、割込みコントローラ４０９が指定する割込み処理
ルーチンの開始アドレスを格納し、割込みサービスプロ
グラムに分岐する。

第６図は、命令の実行処理の割込み要求発生のタイミン
グ及び１割込み要求が保留されろ期間を示した図である
。第６図の示されているようにそれぞれの命令の処理時
間は、処理内容によって異る。例えば処理時間の短い命
令は、ｔ、のタイミングで割込みが発生しても、すぐに
実行処理がおわるため１割込みが発生してからＴ１の期
間だけ保留後、割込み処理が行われる。乗算や除算など
。

処理時間の長い命令は、同じｔｌ　　のタイミングで割
込みが発生した場合、実行している命令がおわるまでの
Ｔ２の期間、割込み処理は保留される。

〔発明が解決しようとする問題点〕

上述した従来の命令処理回路は、ある命令コードの実行
処理が終了した時点でのみしか割込みチェックをしない
ため、第６図からもわかるように処理時間の短い命令の
時割込みが発生した場合には問題はないが、処理時間の
長い命令の場合、その命令の処理の開始直後に割込みが
発生すると。

命令処理期間中には割込みチェックが行なわれてないた
め、その命令の処理がおわるまでの長い間、割込みを保
留しなければならないという欠点がある。

〔問題点を解決するための手段〕

本発明に基づく割込み処理装置は、命令コードの格納ア
ドレスを保持するプログラムカウンタと、プログラムカ
ウンタ内のアドレスによってメモリから読み出された命
令コードを格納する命令レジスタと、命令レジスタ内の
命令コードに従い、各種タイミング信号群を出力する制
御回路と、割込み要求の入力信号と実行処理する命令コ
ードのバイト数を計数する命令長計数手段とを有し、制
御回路はタイミング信号群を出力すると共に割込み要求
の入力信号を検知すると命令実行処理を中断してプログ
ラムカウンタの値を命令長計数手段の計数分だけ減算す
ることを特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は、本発明に関する割込み処理回路である。Ｐ　
Ｃ１０３には、次に実行処理する命令コードの格納先の
アドレスが入っている。Ｐ　Ｓ　Ｗ　１０４は、フラグ
ｍ　７　ＩＪツブ−フロップの集合で１桁上げ、符号、
ゼロ結果等の演Ｘ結来に関する情報が入っている。ＩＲ
Ｉ　Ｏ６には、ＰＣ１０３に入っているアドレスによっ
てメモリ（図示外）から読み出された命令＝−ドが入る
。ｊｉ＋Ｊ御回路１０７はＩＲ，ｌ　Ｏ６内に格納され
ている命令コードに応じて命令処理に必要な各種タイミ
ング信号群１１２を発生すると同時Ｋ、命令処理最中に
割込み要求サンプル信号１１３をアクティブにして、同
一タイミングで割込み要求信号１１４の状態をチェック
する。ＡＬＵ１０８は制御回路１０７から出力される信
号によって加算され、減算及び論ｍ演算を行う。汎用レ
ジスタ１１０は、処理データを一時的に保持する記憶手
段で、スタックポインタ１１６、アキームレータ１１５
等を含み、制御回路１０７から出力される各種タイミン
グ信号群１１２の制御でデータバス１０２上のデータを
保持したり、また、汎用レジスタ１１０上のデータをデ
ータバス上に出力したりする。割込みコントローラ１０
９は、車側み処理装置１００外で発生する複数の割込み
要求から処理優先度の最も高い要求を選択し、割込み要
求信号１１４をアクティブ′１゛にする。カウンタ１１
７は割込み処理装置１００がこれから実行する命令コー
ドのバイト数をカウントする。カウンタ１１７は１つの
命令コードの処理を終えるとクリアされ、次の命令コー
ドのバイト数のカウントに備える。

次に第２図を参照して割込み処理回路１００の動作につ
いて説明する。前の命令コードの処理がおわると制御回
路１０７は命令コード読み出し処理のため、ＰＣ１０３
内のアドレス情報をアドレスバス１０１へ出力し、その
アドレスの命令コードをデータバス１０２を介してＩＦ
Ｌ１０６に書込む、この時、ＰＣ１０３のアドレスは、
・１元み出されるのと同時に加算器１０５で加算されて
再びＰＣ１０３に書き込まれる。この時、カウンタ１１
７も加算器１０５がＰＣ１０３を加算するととにカウン
トする。次に１ｉ（Ｊ　＃回路ＩＱ７は、ｌＲ１０６の
命令コードに応じて命令処理に必要なタイミング１ｇ号
群を第２図の処理■処理■・・・処理■に応じて順次発
生する。この時同時に割込み要求サンプル１号１１３を
アクティブにして、割込み要求信号１１４ンアンドゲー
ト１１１を介してサンプルする。

割込み要求サンプリングで、割込み要求がなかった場合
には、順次命令の実行処理を進めていくが、割込みが発
生した場合には１本命令処理を中断し、割込み処理に移
行する。割込み処理に移行するためには、まず、割込み
プログラムからの復帰後、あらためて、途中で中断した
命令から正しく実行が開始されるように、ＰＣ１０３を
、カウンタ１１７でカウントされたバイト数分だけディ
クリメントする。続いて、ｌＲ１０６に強制的に割込処
理コードを格納する。

第３図は、車側込み処理方式を使用した場合の割込み発
生タイミングと保留期間の関係を示したものである。上
記の割込み処理方式は、第３図のｔ！のタイミングで割
込みが発生した場合のように、残り処理時間が短いとぎ
は、処理をすべておえてからＴ１期間の後、割込み処理
を行５゜また。

命令処理期間の長い命令においても、割込み要求がｔ３
　のタイミングで発生しても、続＜　ｔ４　のタイミン
グで割込み要求がサンプルされ、ただちに割込み処理に
なるため、Ｔ３０期間の保留ですむ。

〔発明の効果〕

以上説明したように本発明は各種タイミング信号群の中
に割込み要求サンプル信号を設げることによってことに
よってタイミング信号群が出力さ。

れるたびに割込み要求がサンプルされるとい５効来があ
る。また、このサンプルによって処理時間の長い命令の
途中に割込みが発生しても次のタイミング信号群が出力
されたときに割込み要求がサンプルされるためその命令
の実行処理がおわるまで割込み要求が保留されることも
なく、途中でその命令を中断して割込み処理を行うこと
ができるとい５効果もある。さらに、命令コードのバイ
ト長をかぞえろカウンタをもったため１割込みが発生し
た際にその命令コードを中断して割込み処理を行っても
割込み処理終了後は、再び中断した命令から処理ができ
るという効果がある。

【図面の簡単な説明】

第１図は本発明における割込み処理回路の構成図、第２
図は本発明における割込み処理回路の動作のフローチャ
ート、第３図は本発明における割込み発生タイミングと
保留期間を示したタイミング図、第４図は従来の情報処
理装置の構成図。 第５図は従来の情報処理装置の動作の７０−チャート、
第６図は従来の割込み発生タイミングと保留期間を示し
たタイミング図である。 １０１・・・・・・アドレスバス、１０２・・・・・・
データバス、１０３・・・・・・プログラムカウンタ（
ｐｃ）、１０４・・・・・・ＰＳＷ、１０５・・・・・
・加算器、１０６・・・・・・命令レジスタ（ＩＲ）、
１０７・・・・・・制御回路、１０８・−・・・・演算
論理回路（ＡＬＵ）、１０９・・・・・・割込みコント
ローラ、１１０・・・・・・汎用レジスタ、１１１・・
・・・・アンドゲート、１１２・・・・・・各種タイミ
ング信号群、１１３・・・・・・割込み要求サンプル信
号。 １１４・・・・・・割込み要求信号、１１５・・・・・
・アキームレータ、１１６・・・・・・スタックポイン
タ、１１７・−・・・・カウンタ、４０１・・・・・・
アドレスバス、４０２・・・・・・データバス、４０３
・・・・・・ＰＣ，４０４・−・・・・ＰＡＷ。 ４０５・・・・・・加算器、４０６・・・・・・ｌＲ１
４０７・−・・−・制御回路、４０８・−・・・・ＡＬ
Ｕ、４０９・・・・・・割込みコントローラ、４１０・
・・・・・汎用レジスタ、４１１・・・・・・割込み発
生信号、４１２・・・・・・各種タイミング信号群％　
４１３・・・・・・アキユムレータ、４１４・・・・・
・スタックポインタ。 へ

Claims (1)

【特許請求の範囲】
1. 命令コードを読出すためのアドレスを保時するプログラ
   ムカウンタと、前記プログラムカウンタと、前記プログ
   ラムカウンタ内のアドレスによってメモリから読み出さ
   れた命令コードを格納する命令レジスタと、前記命令コ
   ードに従い、各種のタイミング信号群を発生する制御回
   路と、割込み要求の入力信号をうける回路と、実行処理
   すべき命令コードのバイト数を計数する計数手段とを有
   し、前記制御回路は前記タイミング信号群を発生すると
   共に前記割込み要求の入力信号を検知すると命令実行処
   理を中断して前記プログラムカウンタの値を前記計数手
   段の計数分だけ逆算することを特徴とする割込み処理回
   路。