JP2996703B2 - エミュレータ回路 - Google Patents
エミュレータ回路Info
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- JP2996703B2 JP2996703B2 JP2238203A JP23820390A JP2996703B2 JP 2996703 B2 JP2996703 B2 JP 2996703B2 JP 2238203 A JP2238203 A JP 2238203A JP 23820390 A JP23820390 A JP 23820390A JP 2996703 B2 JP2996703 B2 JP 2996703B2
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- instruction
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、インサーキット・エミュレータに係り、特
に、プロセッサの実行結果を解析するアナリシス機能に
関連して、プロセッサのプリフェッチのデキューイング
を行い、実行された命令のみをアナライザに送ってプロ
セッサ動作の解析を容易にする機能を具備するインサー
キット・エミュレータに関する。
に、プロセッサの実行結果を解析するアナリシス機能に
関連して、プロセッサのプリフェッチのデキューイング
を行い、実行された命令のみをアナライザに送ってプロ
セッサ動作の解析を容易にする機能を具備するインサー
キット・エミュレータに関する。
プロセッサの実行した命令を順次トレースしてゆく場
合、プロセッサがフェッチした命令を基に解析を行な
う。しかし、例えば条件分岐命令などの存在によりプリ
フェッチ（命令の先読み）されながら実行されなかった
命令は解析結果から取り除く必要がある。このようにプ
リフェッチ命令を取り除くことをデキューイングと呼
ぶ。
合、プロセッサがフェッチした命令を基に解析を行な
う。しかし、例えば条件分岐命令などの存在によりプリ
フェッチ（命令の先読み）されながら実行されなかった
命令は解析結果から取り除く必要がある。このようにプ
リフェッチ命令を取り除くことをデキューイングと呼
ぶ。
デキューイングを行うための従来技術の一つはプロセ
ッサが出力するキューの状態（キューステータス）を利
用して実現されていた。ここで、キューは、例えば、プ
ロセッサ内においてフェッチ内容を一時的に置いておく
ための先入れ先出し（FIFO）記憶装置である。インテル
社のマイクロプロセッサ8086では、６個のインストラク
ションを収容可能なキューユニットを備えており、次の
３つのキューステータスを出力することができる。
ッサが出力するキューの状態（キューステータス）を利
用して実現されていた。ここで、キューは、例えば、プ
ロセッサ内においてフェッチ内容を一時的に置いておく
ための先入れ先出し（FIFO）記憶装置である。インテル
社のマイクロプロセッサ8086では、６個のインストラク
ションを収容可能なキューユニットを備えており、次の
３つのキューステータスを出力することができる。
（１） 命令の第１オペコードをキューから読み出した
（実行の開始を意味する。本明細書では、QEXECと呼
ぶ。） （２） 第１オペコードに必要な第２以後のオペコード
又はオペランドをキューから読み出した（本明細書で
は、QREADと呼ぶ。） （３） キューが空になった（本明細書では、QCLRと呼
ぶ）。
（実行の開始を意味する。本明細書では、QEXECと呼
ぶ。） （２） 第１オペコードに必要な第２以後のオペコード
又はオペランドをキューから読み出した（本明細書で
は、QREADと呼ぶ。） （３） キューが空になった（本明細書では、QCLRと呼
ぶ）。
上記の３種類のキューステータスによって動作する従
来例に係るエミュレータ回路を第２図に基づいて説明す
る。エミュレータ回路21は、エミュレーション・プロセ
ッサ22と、制御回路23と、FIFO24と、データラッチ部25
と、アドレス・カウンタ26とを具備している。エミュレ
ーション・プロセッサ22には、データバス27とアドレス
バス28とが接続されている。データバス27には、FIFO2
4、データラッチ25が接続されており、アドレスバス28
にはアドレスカウンタ26が接続されている。データラッ
チ25及びアドレスカウンタ26の出力は、アナライザ（図
示せず）へ接続される。プロセッサ22から、キューステ
ータス・ライン29を介して「QCLR」を受け取った制御回
路23は、クリア信号線30によりFIFO24をクリアし、次の
プリフェッチ時のアドレスをアドレス・カウンタ26にロ
ードする。これ以降、プロセッサ22がターゲット装置か
らフェッチするデータは、FIFO24に次々とためられてゆ
く。
来例に係るエミュレータ回路を第２図に基づいて説明す
る。エミュレータ回路21は、エミュレーション・プロセ
ッサ22と、制御回路23と、FIFO24と、データラッチ部25
と、アドレス・カウンタ26とを具備している。エミュレ
ーション・プロセッサ22には、データバス27とアドレス
バス28とが接続されている。データバス27には、FIFO2
4、データラッチ25が接続されており、アドレスバス28
にはアドレスカウンタ26が接続されている。データラッ
チ25及びアドレスカウンタ26の出力は、アナライザ（図
示せず）へ接続される。プロセッサ22から、キューステ
ータス・ライン29を介して「QCLR」を受け取った制御回
路23は、クリア信号線30によりFIFO24をクリアし、次の
プリフェッチ時のアドレスをアドレス・カウンタ26にロ
ードする。これ以降、プロセッサ22がターゲット装置か
らフェッチするデータは、FIFO24に次々とためられてゆ
く。
「QEXEC」または「QREAD」を受け取った場合には、プ
リフェッチによりFIFO24にためられたデータを読み出
し、データラッチ25とアドレス・カウンタ26の値をアナ
ライザへと送る。さらに、アドレス・カウンタの値のイ
ンクリメントを行なう。
リフェッチによりFIFO24にためられたデータを読み出
し、データラッチ25とアドレス・カウンタ26の値をアナ
ライザへと送る。さらに、アドレス・カウンタの値のイ
ンクリメントを行なう。
第２図の従来のエミュレータ回路は、上記のように構
成され動作するものである。仮に、プロセッサ22の処理
する命令がすべて１サイクル命令であれば、「QEXEC」
及び「QCLR」のみでプロセッサの命令実行状態を知るこ
とができる。
成され動作するものである。仮に、プロセッサ22の処理
する命令がすべて１サイクル命令であれば、「QEXEC」
及び「QCLR」のみでプロセッサの命令実行状態を知るこ
とができる。
しかし、通常は、命令の種類により命令の長さや実行
ステップ数が異なる命令体系を備えたプロセッサが一般
的であり、そのようなプロセッサが「QREAD」を出力で
きないものである場合には、従来方法ではプロセッサの
実行状態を完全に知ることができなかった。FIFO24に記
憶される内容は、プロセッサ22内のキューにプリフェッ
チされる内容と対応するものの、それが実際に実行され
たかどうかは、プロセッサ外部からはわからないからで
ある。
ステップ数が異なる命令体系を備えたプロセッサが一般
的であり、そのようなプロセッサが「QREAD」を出力で
きないものである場合には、従来方法ではプロセッサの
実行状態を完全に知ることができなかった。FIFO24に記
憶される内容は、プロセッサ22内のキューにプリフェッ
チされる内容と対応するものの、それが実際に実行され
たかどうかは、プロセッサ外部からはわからないからで
ある。
本発明は、上記した従来技術の問題点を解決するため
になされたものであって、その目的とするところは、次
の（１）乃至（４）のような特徴を有するプロセッサの
インストラクション・トラッキングを行なう場合にデキ
ューイングを可能とし、正しい解析を行うことができる
エミュレーション回路を提供することである。
になされたものであって、その目的とするところは、次
の（１）乃至（４）のような特徴を有するプロセッサの
インストラクション・トラッキングを行なう場合にデキ
ューイングを可能とし、正しい解析を行うことができる
エミュレーション回路を提供することである。
（１） 命令の長さが一定していない。
（２） 命令のプリフェッチが可能であり、そのための
キューを備えている。
キューを備えている。
（３） キューステータスを出力できるが、第２以降の
オペコードまたはオペランドをキューから読み出したと
いう情報を出力することができない。
オペコードまたはオペランドをキューから読み出したと
いう情報を出力することができない。
（４） 複数サイクル命令の実行は、原則として、命令
の実行が完了するまで、割り込み等で中断することはな
い。
の実行が完了するまで、割り込み等で中断することはな
い。
以下、本発明を第１図に示す実施例に基づいて説明す
る。第１図は、本発明の説明に必要な構成のみを図示し
たものであり、本発明の適用される実際の製品の他の機
能を果たす部分やバッファ等は省略されている。
る。第１図は、本発明の説明に必要な構成のみを図示し
たものであり、本発明の適用される実際の製品の他の機
能を果たす部分やバッファ等は省略されている。
実施例に係るエミュレータ回路１は、エミュレーショ
ン・プロセッサ２と、制御回路３と、FIFO4と、データ
ラッチ部５と、アドレス・カウンタ６と、読出カウント
設定回路11とを具備している。エミュレーション・プロ
セッサ２には、ターゲット装置へ接続されるデータバス
７とアドレスバス８とが接続されている。データバス７
には、先入れ先出し記憶部（FIFO）４及びデータラッチ
５とが図示のように接続されており、アドレスバス８に
は、アドレスカウンタ６が図示のように接続されてい
る。
ン・プロセッサ２と、制御回路３と、FIFO4と、データ
ラッチ部５と、アドレス・カウンタ６と、読出カウント
設定回路11とを具備している。エミュレーション・プロ
セッサ２には、ターゲット装置へ接続されるデータバス
７とアドレスバス８とが接続されている。データバス７
には、先入れ先出し記憶部（FIFO）４及びデータラッチ
５とが図示のように接続されており、アドレスバス８に
は、アドレスカウンタ６が図示のように接続されてい
る。
読出カウント設定回路11は、命令バイト数記憶部13
と、カウンタ15とを備えている。
と、カウンタ15とを備えている。
命令バイト数記憶部13は、プロセッサ２（すなわちタ
ーゲット装置のプロセッサと同じ）が用意しているすべ
ての命令に関して、第１オペコードと、その第１オペコ
ードから始まる命令が何バイト命令かを記憶させてある
ROMである。ROM13には、FIFO4の出力からバス7Aを介し
てデータが入力されるようになっている。
ーゲット装置のプロセッサと同じ）が用意しているすべ
ての命令に関して、第１オペコードと、その第１オペコ
ードから始まる命令が何バイト命令かを記憶させてある
ROMである。ROM13には、FIFO4の出力からバス7Aを介し
てデータが入力されるようになっている。
カウンタ15は、制御回路３から「ロード制御信号（ロ
ード）」31を受けた時、ROM13の記憶する命令バイト数
に応じた所定の値が、セットされ、クロックに同期して
カウント・ダウンを行い、カウントがゼロ（０）になっ
た時に、「カウント０制御信号（ゼロ）」32を制御回路
３に対して送るようになっている。
ード）」31を受けた時、ROM13の記憶する命令バイト数
に応じた所定の値が、セットされ、クロックに同期して
カウント・ダウンを行い、カウントがゼロ（０）になっ
た時に、「カウント０制御信号（ゼロ）」32を制御回路
３に対して送るようになっている。
制御回路３は、プロセッサ２から、「キュー・ステー
タス信号（キューステータス）」33を受けて、FIFO4、
データラッチ５、アドレスカウンタ６、読出カウント設
定回路11に対して、それぞれ制御信号により動作を制御
するようになっている。
タス信号（キューステータス）」33を受けて、FIFO4、
データラッチ５、アドレスカウンタ６、読出カウント設
定回路11に対して、それぞれ制御信号により動作を制御
するようになっている。
FIFO4は、「FIFOクリア制御信号（クリア）」34及び
「イネーブル制御信号（イネーブル）」35により、FIFO
のクリア及び読出が制御されるようになっている。
「イネーブル制御信号（イネーブル）」35により、FIFO
のクリア及び読出が制御されるようになっている。
データラッチ５は、イネーブル35により、データラッ
チの制御を受けるようになっている。
チの制御を受けるようになっている。
アドレスカウンタ６は、「アドレスロード信号（ロー
ド）」36により、アドレスの値をロードするようになっ
ており、イネーブル35により、インクリメント制御を受
けるようになっている。
ド）」36により、アドレスの値をロードするようになっ
ており、イネーブル35により、インクリメント制御を受
けるようになっている。
本発明の実施例は、上記のように構成されており、以
下その動作について説明する。
下その動作について説明する。
（１）キューステータス33としては、「QCLR」を受けた
制御回路３は、クリア34によってFIFO4を空にすると共
に、次にプリフェッチ時のアドレスを、アドレスカウン
タ６にロードするため、ロード36を付勢する。プロセッ
サ２内のキューと同一内容の情報がFIFO4にストアされ
る。
制御回路３は、クリア34によってFIFO4を空にすると共
に、次にプリフェッチ時のアドレスを、アドレスカウン
タ６にロードするため、ロード36を付勢する。プロセッ
サ２内のキューと同一内容の情報がFIFO4にストアされ
る。
（２）次に、キューステータス33として「QEXEC」を受
けた制御回路３は、イネーブル35により、FIFO4からプ
リフェッチ情報を出力させ、そのデータをデータラッチ
５にラッチさせ、該データラッチ５の値とアドレスカウ
ンタ６の値をアナライザへ送る。このとき、FIFOから出
力されたデータはオペコードであり、何バイト命令であ
るかは一義的に決められる。例えば、３バイト命令であ
る場合には、あと２バイト分のオペコード（またはオペ
ランド）が読み出される必要があるため、ROM13から
「２」の値がカウンタ15にセットされる。
けた制御回路３は、イネーブル35により、FIFO4からプ
リフェッチ情報を出力させ、そのデータをデータラッチ
５にラッチさせ、該データラッチ５の値とアドレスカウ
ンタ６の値をアナライザへ送る。このとき、FIFOから出
力されたデータはオペコードであり、何バイト命令であ
るかは一義的に決められる。例えば、３バイト命令であ
る場合には、あと２バイト分のオペコード（またはオペ
ランド）が読み出される必要があるため、ROM13から
「２」の値がカウンタ15にセットされる。
（３）次に、クロックに同期して、カウンタ15のカウン
トが「０」になるまで、各部で次の乃至の動作がほ
ぼ同時に繰り返される。
トが「０」になるまで、各部で次の乃至の動作がほ
ぼ同時に繰り返される。
カウンタ15のカウントダウン。
FIFO4の読み出し及びデータラッチ５からアナライ
ザへのデータ出力。
ザへのデータ出力。
アドレスカウンタ６からアナライザへのデータ出力
及びアドレスカウンタ６のインクリメント。
及びアドレスカウンタ６のインクリメント。
（４）制御信号ゼロ32を受けた制御回路３は、次のキュ
ーステータス33を受けるまで待機する。「QEXEC」を受
けた場合には、上記（２）に戻り、「QCLR」を受けた場
合には、上記（１）に戻ることになる。
ーステータス33を受けるまで待機する。「QEXEC」を受
けた場合には、上記（２）に戻り、「QCLR」を受けた場
合には、上記（１）に戻ることになる。
このように、本発明では従来の「QREAD」の情報を代
替する手段を提供している。
替する手段を提供している。
なお、本発明は、「QREAD」を出力できないプロセッ
サに適用されるものとして説明したが、「QREAD」が出
力できるプロセッサにも適用しうることは言うまでもな
い。
サに適用されるものとして説明したが、「QREAD」が出
力できるプロセッサにも適用しうることは言うまでもな
い。
本発明は、以上のように構成され、作用するものであ
るから、上記した課題を達成することができるエミュレ
ーション回路を提供することができるという効果が得ら
れる。例えば、三菱電機株式会社製M37700プロセッサに
好適である。
るから、上記した課題を達成することができるエミュレ
ーション回路を提供することができるという効果が得ら
れる。例えば、三菱電機株式会社製M37700プロセッサに
好適である。
第１図は、本発明の実施例に係るエミュレーション回路
のブロック図である。 第２図は、従来例に係るエミュレーション回路のブロッ
ク図である。 7:データバス 4:先入れ先出し記憶装置 2:プロセッサ 13:命令バイト数記憶部 14:カウンタ 1:エミュレータ回路。
のブロック図である。 第２図は、従来例に係るエミュレーション回路のブロッ
ク図である。 7:データバス 4:先入れ先出し記憶装置 2:プロセッサ 13:命令バイト数記憶部 14:カウンタ 1:エミュレータ回路。
Claims (3)
- 【請求項１】エミュレーション・プロセッサからキュー
・ステータス信号を受ける制御回路と、 データ・バスに接続されて、プリフェッチの内容を記憶
する先入れ先出し記憶装置と、 前記先入れ先出し記憶装置の出力をラッチし、そのデー
タをアナライザへ出力するデータ・ラッチと、 アドレス・バスに接続され、アドレス値をロード及びイ
ンクリメントし、そのアドレス値をアナライザへ出力す
るアドレス・カウンタと、 各命令の第１オペコードと、該第１オペコードから始ま
るその命令のバイト数を予め記憶しており、前記先入れ
先出し記憶装置から命令の第１オペコードが入力される
とその命令バイト数に従ったカウント値を設定し、以後
クロックに同期してカウントを行い、カウントごとに前
記先入れ先出し記憶装置の内容を順に読み出し、カウン
ト終了を前記制御回路に知らせる読出カウント設定回路
と を設けて成るエミュレータ回路。 - 【請求項２】前記読出カウント設定回路は、 各命令の第１オペコードと該第１オペコードから始まる
その命令バイト数を予め記憶しており、前記先入れ先出
し記憶装置から命令の第１のオペコードが入力される
と、その命令バイト数を出力する記憶手段と、 前記制御回路からロード信号を受けた時に前記記憶手段
から読み出したバイト数に従ってカウント数を設定し、
クロックに同期してカウントを行い、カウント終了を前
記制御回路に知らせるカウンタと を含むことを特徴とする、請求項１に記載のエミュレー
タ回路。 - 【請求項３】プロセッサをエミュレートする方法におい
て、 （ａ）プロセッサのキュー・ステータスが「キューを空
にした」である時、先入れ先出し記憶装置内のデータを
空にし、次のプリフェッチ時のアドレスをアドレス・カ
ウンタにロードし、次のプリフェッチの内容を先入れ先
出し記憶装置にストアするステップと、 （ｂ）プロセッサのキュー・ステータスが「命令の第１
オペコードをキューから読み出した」である時、先入れ
先出し記憶装置から第１オペコードを出力させ、これを
データ・ラッチにラッチさせるステップと、 （ｃ）前記データ・ラッチにラッチさせたデータと、前
記アドレス・カウンタにロードしたデータをアナライザ
へ送るステップと、 （ｄ）前記第１オペコードからその命令のバイト数に従
ったカウント値を設定するステップと、 （ｅ）カウントが終了するまで、 （ｅ−１）先入れ先出し記憶装置からデータを読み出
し、データ・ラッチからアナライザへデータを出力する
ステップと、 （ｅ−２）アドレス・カウンタからアナライザへデータ
を出力し、アドレス・カウンタをインクリメントするス
テップと を繰り返し行うステップと、 （ｆ）カウントが終了した時、プロセッサの次のキュー
・ステータスを受けるまで待機するステップと を設けて成る方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2238203A JP2996703B2 (ja) | 1990-09-08 | 1990-09-08 | エミュレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2238203A JP2996703B2 (ja) | 1990-09-08 | 1990-09-08 | エミュレータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04118725A JPH04118725A (ja) | 1992-04-20 |
| JP2996703B2 true JP2996703B2 (ja) | 2000-01-11 |
Family
ID=17026687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2238203A Expired - Fee Related JP2996703B2 (ja) | 1990-09-08 | 1990-09-08 | エミュレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2996703B2 (ja) |
-
1990
- 1990-09-08 JP JP2238203A patent/JP2996703B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04118725A (ja) | 1992-04-20 |
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