JPS62276872A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関するものであり、特
に、半導体基板上の導電層と半導体領域の電気的に接続
する技術に関するものである。

〔従来の技術〕

アルミニウム配線と半導体領域の接続部分において、ア
ルミニウムが半導体領域に拡散して半導体領域と基板の
間の接合を破壊することが知られている。

アルミニウム配線中にシリコンを含有させてアルミニウ
ムが半導体領域中へ拡散するのを防止することにより、
前記半導体領域の接合破壊を防止する技術が、日経マグ
ロウヒル社、１９８３年８月２２日発行１日経エレクト
ロニクス別冊ｒマイクロデバイセズＪｐ１２２に述べら
れている。

〔発明が解決しようとする問題点〕

本発明者は前記技術を検討した結果、次の問題点を見出
した。

アルミニウム配線は、それと半導体領域の接続性を良好
にするためそれを形成した後に４００〜５００°Ｃ程度
の熱処理が施される。この熱処理によってアルミニウム
配線中のシリコンが、半導体基板表面に析出してエピタ
キシャル層を形成するため、アルミニウム配線と半導体
領域の接続不良を生じる。

本発明の目的は、半導体基板上に設けられる配線を半導
体領域に電気的に良好に接続する技術を提供することに
ある。

本発明の他の目的は、アルミニウム配線と半導体領域の
接続面にエピタキシャル層が形成されるのを防止するた
めのバリア層において、信頼性の高いバリア層を提供す
ることにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明ｍＷの記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、非晶質重ｉｆを通してアルミニウム配線を半
導体領域に接続する。

〔作用〕

上記した手段によれば、アルミニウム配線中のシリコン
が半導体領域との接続面でエピタキシャル成長すること
がな（なるので、前記アルミニウム配線と半導体領域の
電気的接続を良好に７−テ）ことができる。

〔実施例■〕

第１図は９本発明の実施例ｉの半導体集積回路装置にお
けるＭＩＳＦＥＴの断面図であ乙、第１図において、１
はｐ−一型単結晶シリコンからなる半導体基板、２はｎ
−型ウェル領域、３はｐ″型ウェル領域である。に型ウ
ェル領域２及びｐ−型ウェル領域３の表面には、それら
の表面を選択的に酸化した酸化シリコン膜からなるフィ
ールド絶縁膜４が設けられ、またｐ−型ウェル領域３の
フィールド絶縁膜４の下にはＩ）型チャネルストッパ領
域５が設けられている。Ｐ−型ウェル領域３には、その
表面を酸化した酸化シリコン膜からなるゲート絶縁膜６
、ソース、ドレイン領域であるＨ’型半導体領域７、ゲ
ート電極８とで構成したＮチャネルＭ　Ｉ　Ｓ　ＦＥＴ
が閘成しである。ゲート電極８は、多結晶シリコン膜、
Ｍｏ、Ｗ、Ｔａ、Ｔ　ｉ等の高融点全屈膜又は前記高融
点金属のシリサイド膜又は多結晶シリコン膜の上に前記
高融点全屈膜あるいはノリサーイド膜を積層して構成し
た２　Ｐｇ膜（ポリサイド膜）からなっている。ｒｌ−
型ウェル領域２には、その表面を選択的に酸化した酸化
シリコン膜からなるゲート絶縁膜６、前記ＮチャネルＭ
ＩＳ　ＦＥＴのゲート電極８と同様のゲート１ｉ極８及
びソース、トレイン領域であるＰ゛型半導体領域９から
なるＰチャネルＭ　Ｉ　Ｓ　ＦＥＴが構成しである。

ゲート化（（８と後述するアルミニウム配線１３との間
は、例えばＣｖＤによるリンシリケートガラス（ＰＳＧ
）膜からなる絶縁膜１１によって絶縁している。絶縁膜
１１のＮチャネルＭｉＳＦＥＴのソース、Ｉ−レイン領
域であるｎ゛型半導体領域７の上の部分及びＰチャネル
Ｍ　Ｉ　Ｓ　ＦＥＴのソース、１−レイン領域であるＰ
゛型半導体領域９の上の部分は、選択的に除去されて接
続孔１２を形成している。

１０はアモルファス水素化シリコンからなる非晶質導電
層であり、１〜２％程度のシリコンを含むアルミニウム
配線１３中の前記シリコンがｎ゛型半導体領域７あるい
はＰ゛型半導体領Ｖｊ、９との接続部分における表面に
析出してエピタキシャル層を形成するのを防止するだめ
のバリア層である。非晶質重を層１０は、Ｆ１！続孔１
２から霧出しているソース、トレイン領域であるｎ’型
半導体領域７及びｐ°型゛廿導体領域９の全表面に被着
しかつ電気的に接続している。また非晶質導電層１０ば
、アルミニウム配線１３と絶縁膜１１の間に介在し、ア
ルミニウム配線１３と同一パターンで絶縁膜１１の上面
を延在ている。非晶質導電層１０の膜厚は、２（ＪＯ〜
５００人程度になっている。

非晶質導電層１０がアモルファス水素化シリコンである
ため、アルミニウム配線１３中のシリコンかその表面に
析出してもアモルファス水素（ヒソリコンｔ！：種とし
てエピタキシャル成長することができない。このため、
接続孔１２にお（づるアルミニウム配７線１３とｒｌ’
型半導体領域７あるいはＰ°型半導体領域９との間にエ
ピタキシャル層か形成されることがな（、接続抵抗の増
大か抑制される。

な１お、ｎ゛型゛悴導体領域７又はＰ゛型半導体領域９
とアルミニウム配、１１３との接続部分における非晶質
重電層１０の表面の一部にエピタキシャル層が形成され
るようなことがあっても、そのエピタキシャル層は非晶
質導電層１０がアモルファスであることから前記接続面
の全面に拡がることができない。したがって、エピタキ
シャル層以外の部分を通して、ｎ“型半導体領域７又は
Ｐ゛型半導体領域９とアルミニウム配線１３とは良好に
電気的に接続される。

一方、接続孔１２内におけるアルミニウム配線１３と半
導体領域７又は９の間のエピタキシャル成長を防止する
ためのバリア層として窒化チタン（ＴｉＮ）を用いるこ
とが考えられる。しかし、窒化チタンはシリコンと較べ
てグレインが成長し易く、したがってそのグレインを種
としてエピタキシャル層が成長し易い。また、ＴｉＮは
シリコンと較べて技術的に形成することが難しい。

前記非晶質導電層１０であるアモルファス水素化シリコ
ンは、反応ガスに５ｉＮａを用い、１〜１０”’Ｔｏｒ
ｒ、６００〜７００℃、１３．５６　Ｍ　Ｈｚ程度のプ
ラズマＣＶＤによって容易に形成することができる。非
晶質導電層１０は、ソース、ドレイン領域であるｎ゛型
半導体領域７又はＰ゛型半導体領域９との接続抵抗を下
げるため、Ｎ型化あるいはＰ型化してもよい。非晶質導
電層１０をＮ型化するには、非晶質導電層１（）を形成
するプラズマＣＶＤの反応ガス中にＰＨ３ガスを含ませ
ればよい、Ｐ型化するにはＢ２Ｈ４ガスを含ませればよ
い。非晶質導電層１０にＮ型不純物を含有させた場合に
おいて、ρ°型半導体領域９の表面に被着している非晶
質導電層１０は、ｐ゛型半導体領域９中のＰ型不純物例
えばボロン（Ｂ）によってＰ型化される。非晶質導電層
１０中にＰ型不純物を含有させた場合において、ｎ゛型
半導体領域７０表面に被着している非晶質導電層１ｏは
、ｎ゛型半導体領域７中のＮ型不純物例えばヒ素（Ａｓ
）によってＮ型化される。

アルミニウム配線１３を１例えばＣＶＤによるＰＳＧ膜
とその上に例えばプラズマＣＶＤによる窒化シリコン膜
を積層して構成した保護膜１４が覆っている。

以上１本実施例によれば以下の効果を得ることができる
。

（１）アルミニウム配線１３とソース、ドレイン領域で
あるｎ４型半導体領域７又はＰ４４型半導領域９との接
続部分にアモルファス水素化シリコンからなる非晶質導
電層１０を設けたことにより、アルミニウム配線１３中
のシリコンが前記ｎ゛型半導体領域７又はＰ゛型半導体
領域９の表面に析出してエピタキシャル成長することが
なくなるので、アルミニウム配線１３と０４型半導体領
域７又はＰ゛型半導体領域９との電気的接続を良好に行
うことができる。

（２）アルミニウム配線１３とｎ゛型半導体領域７又は
Ｐ°型半導体領域９との接続部分にエピタキシャル層が
形成されるのを防止するためのバリア層としてアモルフ
ァス層（非晶質導電層１０）を用いたことにより、アモ
ルファス層１０がエピタキシャル成長をするための種と
ならない少くともなりにくいため、アルミニウム配線１
３とｎＩ型半導体領域７又はｐ゛型半導体領域９の間の
エピタキシャル成長をＴ　ｉ　Ｎ等より良好に防止する
ことができる。（３）前記（１）及び（２）により、Ｍ
ＩＳＦＥＴの動作速度の高速化を図ることができる。

（４）アモルファス水素化シリコンがプラズマＣＶＤに
よって容易に形成することができるため。

ＴｉＮを用いた場合より半導体集積回路装置の生産性を
向上することができる。

（５）アモルファス水素化シリコンからなる非晶質導電
層１０を絶縁膜１１上の全面に形成し、この上にアルミ
ニウム配線１３を形成するためのアルミニウム膜を形成
していることにより、非晶質導電層１０がアルミニウム
配線１３をパターニングするエツチング時のエツチング
ストッパとなるため、前記エツチングによって絶縁膜１
１ヘダメージが加ることかなくなり、したがって絶縁膜
１１の絶縁耐圧、汚染防止等の信頼性が向上する。

〔実施例■〕

第２図は、実施例■におけるＭＩＳＦＥＴの断面図であ
る。

実施例ｎは、非晶質導電層１０を接続孔１２内にのみ設
け、この非晶質導電層１０を通してアルミニウム配線１
３をソース、ドレイン領域であるｎ゛型半導体領域７又
はｐ００型半導領域９に接続している。非晶質導電ＪＩ
！９１０は、絶縁膜１１の表面には設けられていない。

非晶質導電層１０を接続孔１２から露出しているｎ０型
半導体領域７及びＰ１１型半導領域９の表面にのみ形成
するには、次のようにする。まず、例えばプラズマＣＶ
Ｄによって非晶質導電層１０を絶縁膜１１の全上面及び
接続孔１２から露出しているｎ゛型半導体領域７及びｐ
９９型半導領域９の表面に形成する。このとき、非晶質
導電層１０は絶縁膜１１の上面より接続孔１２内に厚く
形成される。絶縁膜１１上の不要な非晶質導電層ｌＯを
反応性イオンエツチング（ＲＩＥ）によって絶縁膜１１
が露出するまでエツチングすることにより。

接続孔１２内にのみ残在することができる。

このように、接続孔１２内にのみ非晶質導電層１０を形
成することにより、絶縁膜１１の上面にエツチングされ
ずに残在するようなことがなくなるため、アルミニウム
配線１３間の絶縁性を向上することができる。

以上１本発明を実施例にもとすき具体的に説明したが１
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いまでもない。

例えば非晶質導電層１０は、アモルファス水素化シリコ
ンに限定されるものではな（、非晶質でありかつ導電性
を有するものであればいがなるものであってもよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

すなわち、非晶質導電層１ｏを通してアルミニウム配ｍ
１３をソース、ドレイン領域であるｎ゛型半導体領域７
及びｐ°型半導体領域９に接続したことにより、それら
の間にアルミニウム配！ｊｌｌａ中のシリコンが析出し
てエピタキシャル成長することがないので、前記アルミ
ニウム配線１３をｎ°型半導体領域７及びｐ゛型半導体
領域９に抵抗値を増大することなく電気的に良好に接続
することができる。

【図面の簡単な説明】

第１図は、本発明の実施例ＩのＭ　Ｉ　Ｓ　ＦＥＴの断
面図、 第２図は１本発明の実施例■のＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ
の断面図である。 １・・半導体基板、２．３・・ウェル領域、４・・・フ
ィールド絶縁膜、５・・チャネルストッパ領域、６・・
・ゲート絶縁膜、７・・ｎ゛型半導体領域（ソース、ド
レイン）、９・・・ｐ゛型半導体領域（ソース、ドレイ
ン）、８・・・ゲート絶縁膜、１０・・非晶質導電層（
アモルファス水素化シリコン）、１１．１４・・・絶縁
膜、１２・・・接続孔、１３・・・アルミニウム配線（
シリコンを含有）。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上の導電層を非晶質導電層を通して半導
   体基板表面の半導体領域に接続したことを特徴とする半
   導体集積回路装置。 ２、前記半導体基板上の導電層は、シリコンを含有した
   アルミニウム膜からなることを特徴とする特許請求の範
   囲第１項記載の半導体集積回路装置。 ３、前記非晶質導電層は、アモルファス水素化シリコン
   からなることを特徴とする特許請求の範囲第１項記載の
   半導体集積回路装置。