JPS62274813A - タイミングパルス発生回路 - Google Patents
タイミングパルス発生回路Info
- Publication number
- JPS62274813A JPS62274813A JP61118766A JP11876686A JPS62274813A JP S62274813 A JPS62274813 A JP S62274813A JP 61118766 A JP61118766 A JP 61118766A JP 11876686 A JP11876686 A JP 11876686A JP S62274813 A JPS62274813 A JP S62274813A
- Authority
- JP
- Japan
- Prior art keywords
- output
- decoder
- counter
- timing pulse
- generating circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003111 delayed effect Effects 0.000 claims description 9
- 230000015654 memory Effects 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 5
- 241000269350 Anura Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明はタイばングパルス発生回路に関し、特に磁気バ
フールメモリをコントロールするタイミングパルス発生
回路に関する。
フールメモリをコントロールするタイミングパルス発生
回路に関する。
従来の磁気バブルメモリをコントロールするタイミング
パルス発生回路について説明する。
パルス発生回路について説明する。
第３図は従来のタイミングパルス発生回路の一例の回路
図である。この回路は、カウンタ１と。
図である。この回路は、カウンタ１と。
Ｆ ＲＯＭ （プログラマブル リード オンリ メモ
リ）７とで構成され、クロック１１を入力することによ
りカウンタｌが動作する。このカウンタ１の各出力信号
線１２〜１５のうち信号線１２には２０のカウント値が
出力され、信号線１３に２１信号線１４に２２・・・・
・・信号線１５に２ｎの各カウント値がそれぞれ出力さ
れる。この出力値を、ＦＲＯＭ７のアドレスに入力させ
ることによｊ９． ＦＲＯＭ７はアドレスＯから順次デ
ータが読み出される。この時、ＦＲＯＭ７の内容は、所
定アドレスに対応した出カバターン信号２３〜２５を出
力するように設定されている。従って、ＦＲＯＭ７をア
ドレス０から順次読み出すことにより、磁気バグルメモ
リのコントロールに必要なタイミングパルスを得ること
ができる。
リ）７とで構成され、クロック１１を入力することによ
りカウンタｌが動作する。このカウンタ１の各出力信号
線１２〜１５のうち信号線１２には２０のカウント値が
出力され、信号線１３に２１信号線１４に２２・・・・
・・信号線１５に２ｎの各カウント値がそれぞれ出力さ
れる。この出力値を、ＦＲＯＭ７のアドレスに入力させ
ることによｊ９． ＦＲＯＭ７はアドレスＯから順次デ
ータが読み出される。この時、ＦＲＯＭ７の内容は、所
定アドレスに対応した出カバターン信号２３〜２５を出
力するように設定されている。従って、ＦＲＯＭ７をア
ドレス０から順次読み出すことにより、磁気バグルメモ
リのコントロールに必要なタイミングパルスを得ること
ができる。
磁気バブルメモリを使用した装置の高性能化に対応する
には、出力される各コントロールパルスの差をできるだ
け細分化し、微調整ができるようにした方がよい。その
ためには、クロックを速くしてアドレス間隔を短くしな
ければならない。この高速化のために、従来はバイポー
ラ系Ｆ ＲＯＭを使用していたが、このバイポーラ系Ｆ
ＲＯＭは、高速動作が可能であるが、消費電力が大きい
という欠点があった。また、その消費電力を下げるため
に、ＣＭＯ８系ＦＲＯＭを使用すると、高速動作が期待
できないという欠点を有していた。特に、使用環境の厳
しい人工衛星に使用するような場合は、使用できる部品
が限られることもあって、この欠点が顕著となっていた
。
には、出力される各コントロールパルスの差をできるだ
け細分化し、微調整ができるようにした方がよい。その
ためには、クロックを速くしてアドレス間隔を短くしな
ければならない。この高速化のために、従来はバイポー
ラ系Ｆ ＲＯＭを使用していたが、このバイポーラ系Ｆ
ＲＯＭは、高速動作が可能であるが、消費電力が大きい
という欠点があった。また、その消費電力を下げるため
に、ＣＭＯ８系ＦＲＯＭを使用すると、高速動作が期待
できないという欠点を有していた。特に、使用環境の厳
しい人工衛星に使用するような場合は、使用できる部品
が限られることもあって、この欠点が顕著となっていた
。
本発明の目的は、これらの欠点を解決し、磁気バブルメ
モリのコントロールに必要な速度（細分化）で低消費電
力のタイミングパルス発生回路全提供することにある。
モリのコントロールに必要な速度（細分化）で低消費電
力のタイミングパルス発生回路全提供することにある。
本発明のタイミングパルス発生回路は、入力クロックを
計数するカウンタと、このカウンタの各出力をデコード
するデコーダと、前記入力クロックから位相の異る複数
の遅延クロックを形成する遅延クロヴク発生回路と、前
記各遅延クロックと前記デコーダの各出力との論理積を
とる複数のゲート回路と、これらゲート回路の各出力あ
るいは前記デコーダ出力がセ−／ ト信号およびリセッ
ト信号として駆動され所定パターンのタイミング信号を
出力する複数のフリップフロッグとを含み構成される。
計数するカウンタと、このカウンタの各出力をデコード
するデコーダと、前記入力クロックから位相の異る複数
の遅延クロックを形成する遅延クロヴク発生回路と、前
記各遅延クロックと前記デコーダの各出力との論理積を
とる複数のゲート回路と、これらゲート回路の各出力あ
るいは前記デコーダ出力がセ−／ ト信号およびリセッ
ト信号として駆動され所定パターンのタイミング信号を
出力する複数のフリップフロッグとを含み構成される。
以下、本発明について図面を参照し７て説明する。
第１図は本発明のタイミングパルス発生回路の一実施例
の回路図、第２図＋３）〜（ｈｌは第１図の動作を示す
波形図である。本実施例では、まずクロック１１を遅延
クロック発生回路４に入力し、第２図（ａ）〜［Ｃ）の
ように、位相のずれたｍ個のクロックを発生する。これ
らクロックの内の一つのクロックＩＯをカウンタ１に入
力する。このカウンタ１が動作し、カウンタ１の出力線
１２には２０のカウント値が出力され、同様にカウンタ
出力線１３に２１，１４に２２・・・・・・１５に２ｎ
が出力される。
の回路図、第２図＋３）〜（ｈｌは第１図の動作を示す
波形図である。本実施例では、まずクロック１１を遅延
クロック発生回路４に入力し、第２図（ａ）〜［Ｃ）の
ように、位相のずれたｍ個のクロックを発生する。これ
らクロックの内の一つのクロックＩＯをカウンタ１に入
力する。このカウンタ１が動作し、カウンタ１の出力線
１２には２０のカウント値が出力され、同様にカウンタ
出力線１３に２１，１４に２２・・・・・・１５に２ｎ
が出力される。
これらの出力（１２〜１５）をデコーダ２に入力し、こ
のデコーダ２の出力線１６に、第２図（ｄ）を出力し、
デコーダ出力線１７に第２図（ｅ）を出力する。これら
出力信号（１６，１７）と遅延クロック発生回路４から
出力された遅延クロック１８（第２図（ｂ））との論理
積をＡＮＤ回路５によってとると、第２図ｆｆ）の信号
出力２０が得られる。また、遅延クロック１９（第２図
（Ｃ））とデコーダ出力線１７の出力との論理積をＡＮ
Ｄ回路６によってとると、第２図（ｇ）の出力２１が得
られる。この信号２０によって、フリップフロッグ３を
セットし、信号２１によってリセットする。このフリッ
プフロッグ３の出力が、第２図ｆｈ）の出力２２となシ
、この信号２２をタイミングパルスとして用いる。
のデコーダ２の出力線１６に、第２図（ｄ）を出力し、
デコーダ出力線１７に第２図（ｅ）を出力する。これら
出力信号（１６，１７）と遅延クロック発生回路４から
出力された遅延クロック１８（第２図（ｂ））との論理
積をＡＮＤ回路５によってとると、第２図ｆｆ）の信号
出力２０が得られる。また、遅延クロック１９（第２図
（Ｃ））とデコーダ出力線１７の出力との論理積をＡＮ
Ｄ回路６によってとると、第２図（ｇ）の出力２１が得
られる。この信号２０によって、フリップフロッグ３を
セットし、信号２１によってリセットする。このフリッ
プフロッグ３の出力が、第２図ｆｈ）の出力２２となシ
、この信号２２をタイミングパルスとして用いる。
−も−
〔発明の効果〕
以上説明したように、本発明は、タイミングパルス発生
回路をＣＭＯ８系のディスクリート部品で構成し、遅延
クロック発生回路を追加するとど、により、磁気バブル
メモリをコントロールするに必要な細分化した速度で低
消費電力のタイミングパルスを発生することができる効
果がある。また、カタログ等によれば、ＣＭＯＳ系ディ
スクリート部品は％ＣＭＯ８系ＦＲＯＭに比べ高速で動
作するため、必要に応じて遅延クロック発生回路を除く
ことも可能である。本発明は、特に低消費電力を期待す
る人工衛星等への利用に有効である。
回路をＣＭＯ８系のディスクリート部品で構成し、遅延
クロック発生回路を追加するとど、により、磁気バブル
メモリをコントロールするに必要な細分化した速度で低
消費電力のタイミングパルスを発生することができる効
果がある。また、カタログ等によれば、ＣＭＯＳ系ディ
スクリート部品は％ＣＭＯ８系ＦＲＯＭに比べ高速で動
作するため、必要に応じて遅延クロック発生回路を除く
ことも可能である。本発明は、特に低消費電力を期待す
る人工衛星等への利用に有効である。
【図面の簡単な説明】
第１図は本発明の一実施例の回路図、第２図は第１図の
説明をするタイムチャート、第３図は従来のタイミング
パルス発生回路の一例の回路図、−′
であ る。 ｌ・・−・・・カウンタ、２・・・・・・デコーダ、３
−−−−−−フリ６一 ツブフロッグ（Ｆ／Ｆ ）、４・・川・遅延クロック発
生回路、５，６・・・・・・ＡＮＤ回路、７・・印・Ｆ
ＲＯＭ。 １０．１８，１９・・・・・・遅延クロック信号、１１
．。 ・・・入力クロック、１２〜１５・・・・・・カウンタ
出力、１６．１７・・・・・・デコーダ出力、２ｏ・・
印・フリップフロップセット信号、２１・・・・・・リ
セット信号、２２・・・・・・タイミングパルス出力信
号、２３〜２５第２図 第３□
説明をするタイムチャート、第３図は従来のタイミング
パルス発生回路の一例の回路図、−′
であ る。 ｌ・・−・・・カウンタ、２・・・・・・デコーダ、３
−−−−−−フリ６一 ツブフロッグ（Ｆ／Ｆ ）、４・・川・遅延クロック発
生回路、５，６・・・・・・ＡＮＤ回路、７・・印・Ｆ
ＲＯＭ。 １０．１８，１９・・・・・・遅延クロック信号、１１
．。 ・・・入力クロック、１２〜１５・・・・・・カウンタ
出力、１６．１７・・・・・・デコーダ出力、２ｏ・・
印・フリップフロップセット信号、２１・・・・・・リ
セット信号、２２・・・・・・タイミングパルス出力信
号、２３〜２５第２図 第３□
Claims (1)
- 入力クロックを計数するカウンタと、このカウンタの各
出力をデコードするデコーダと、前記入力クロックから
位相の異る複数の遅延クロックを形成する遅延クロック
発生回路と、前記各遅延クロックと前記デコーダの各出
力との論理積をとる複数のゲート回路と、これらゲート
回路の各出力あるいは前記デコーダ出力がセット信号お
よびリセット信号として駆動され所定パターンのタイミ
ング信号を出力する複数のフリップフロップとを含むこ
とを特徴とするタイミングパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61118766A JPS62274813A (ja) | 1986-05-22 | 1986-05-22 | タイミングパルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61118766A JPS62274813A (ja) | 1986-05-22 | 1986-05-22 | タイミングパルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62274813A true JPS62274813A (ja) | 1987-11-28 |
Family
ID=14744536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61118766A Pending JPS62274813A (ja) | 1986-05-22 | 1986-05-22 | タイミングパルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62274813A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01229518A (ja) * | 1988-03-10 | 1989-09-13 | Mitsubishi Electric Corp | マスタスライス方式による半導体集積回路 |
-
1986
- 1986-05-22 JP JP61118766A patent/JPS62274813A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01229518A (ja) * | 1988-03-10 | 1989-09-13 | Mitsubishi Electric Corp | マスタスライス方式による半導体集積回路 |
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