JPS62274647A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 8
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 229920001721 polyimide Polymers 0.000 claims abstract description 37
- 239000004642 Polyimide Substances 0.000 claims abstract description 36
- 239000010409 thin film Substances 0.000 claims abstract description 23
- 239000011347 resin Substances 0.000 claims abstract description 12
- 229920005989 resin Polymers 0.000 claims abstract description 12
- 150000008065 acid anhydrides Chemical class 0.000 claims abstract description 7
- 150000004985 diamines Chemical class 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims abstract description 6
- 238000001771 vacuum deposition Methods 0.000 claims description 3
- 238000000465 moulding Methods 0.000 abstract description 3
- 238000001704 evaporation Methods 0.000 abstract 3
- 239000000853 adhesive Substances 0.000 abstract 2
- 230000001070 adhesive effect Effects 0.000 abstract 2
- 230000008020 evaporation Effects 0.000 abstract 1
- 238000004806 packaging method and process Methods 0.000 abstract 1
- 238000006116 polymerization reaction Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000007650 screen-printing Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000007738 vacuum evaporation Methods 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- 239000007822 coupling agent Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- HLBLWEWZXPIGSM-UHFFFAOYSA-N 4-Aminophenyl ether Chemical compound C1=CC(N)=CC=C1OC1=CC=C(N)C=C1 HLBLWEWZXPIGSM-UHFFFAOYSA-N 0.000 description 1
- 239000012670 alkaline solution Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000011031 large-scale manufacturing process Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔発明の目的〕
（産業上の利用分野）
本発明は、樹脂封止型の半導体装置、特にパッケージ幅
に対して大きなＳｉチップを搭載し、充分なインナーリ
ードの長さを取ることができない場合に使用して最適な
半導体装置の製造方法に関する。
に対して大きなＳｉチップを搭載し、充分なインナーリ
ードの長さを取ることができない場合に使用して最適な
半導体装置の製造方法に関する。
（従来の技術）
上記半導体装置としては、例えば特開昭５６−１６４５
６４号公報として、各部位の界面接着性を向上させるた
めにカップリング剤層を形成したちのが、特開昭５９−
２１９９４８号公報として、インナーリード部両面にポ
リイミド層を設けたもの等が種々提案されている。
６４号公報として、各部位の界面接着性を向上させるた
めにカップリング剤層を形成したちのが、特開昭５９−
２１９９４８号公報として、インナーリード部両面にポ
リイミド層を設けたもの等が種々提案されている。
ここで、上記ポリイミド層の形成は、ワニス状のポリイ
ミドをスクリーン印刷で塗布し、硬化さぜる方法が一般
に行われていた。
ミドをスクリーン印刷で塗布し、硬化さぜる方法が一般
に行われていた。
（発明が解決しようとする問題点）
しかしながら、上記スクリーン印刷による方法は、ポリ
イミドを硬化さけるだめのキュアーという余分な工程が
必要となり、入量生産には適さないばかりでなく、ポリ
イミド層の厚さの制御が知しく、均一な膜厚のポリイミ
ド層の形成が困難で、この結果、多くのポリイミド材料
が必要となってコストの増大につながってしまうという
問題点があった。なお、カップリング剤は液体で、全面
への均一な塗布及び必要部分のみの塗イロが困難であっ
た。
イミドを硬化さけるだめのキュアーという余分な工程が
必要となり、入量生産には適さないばかりでなく、ポリ
イミド層の厚さの制御が知しく、均一な膜厚のポリイミ
ド層の形成が困難で、この結果、多くのポリイミド材料
が必要となってコストの増大につながってしまうという
問題点があった。なお、カップリング剤は液体で、全面
への均一な塗布及び必要部分のみの塗イロが困難であっ
た。
本発明は上記に鑑み、ポリイミド層を設けることにより
、耐湿性及び接着性の向上を図ったものであって、しか
もポリイミドのコーティングの大伍生産化及びこの膜厚
の均一化、材料の節約を図ったものを提供することを目
的としてなされたものである。
、耐湿性及び接着性の向上を図ったものであって、しか
もポリイミドのコーティングの大伍生産化及びこの膜厚
の均一化、材料の節約を図ったものを提供することを目
的としてなされたものである。
〈問題点を解決するための手段）
本発明は、上記問題点を解決するために、インナーリー
ドのボンディングエリアを除く全表面に、酸無水物とジ
アミンの真空蒸着法によりポリイミド薄膜層を形成し、
該ポリイミド薄膜層を介してインナーリードとモールド
樹脂とを密着させたものである。
ドのボンディングエリアを除く全表面に、酸無水物とジ
アミンの真空蒸着法によりポリイミド薄膜層を形成し、
該ポリイミド薄膜層を介してインナーリードとモールド
樹脂とを密着させたものである。
（作 用）
而して、インナーリードのボンディングエリヤを除く全
表面に樹脂及びインナーリードとの密着性に優れるポリ
イミド薄ＷＡ層を形成することにより、インナーリード
の長さが短くても、充分な耐湿性及び接着性を確保し、
ポリイミド薄膜層を酸無水物とジアミンの重合及び蒸着
を同時に行なわせる真空蒸着法を用いることにより、こ
の入洛生産化を可能となすとともに、膜厚の均一化を図
ったｂのである。
表面に樹脂及びインナーリードとの密着性に優れるポリ
イミド薄ＷＡ層を形成することにより、インナーリード
の長さが短くても、充分な耐湿性及び接着性を確保し、
ポリイミド薄膜層を酸無水物とジアミンの重合及び蒸着
を同時に行なわせる真空蒸着法を用いることにより、こ
の入洛生産化を可能となすとともに、膜厚の均一化を図
ったｂのである。
（実施例）
図面は本発明の一実施例を示すもので、先ずリードフレ
ームのインナーリードのボンディングエリアを除く全表
面（表面、裏面、側面及び端面）にポリイミド薄膜層を
形成するのであるが、この形成を工程順に第２図に示ず
。なお、図示のものは、表面にのみポリイミド薄膜層を
形成し裏面等を省略した例を示しているが、裏面、側面
及び端面も同時かつ同様な方法で形成することができる
。
ームのインナーリードのボンディングエリアを除く全表
面（表面、裏面、側面及び端面）にポリイミド薄膜層を
形成するのであるが、この形成を工程順に第２図に示ず
。なお、図示のものは、表面にのみポリイミド薄膜層を
形成し裏面等を省略した例を示しているが、裏面、側面
及び端面も同時かつ同様な方法で形成することができる
。
すなわち、同図（イ）で示ずリードフレーム１のインナ
ーリード２の全表面に、先ず同図（ロ）で示すように１
μｍ内外のポリイミド薄膜層３を形成する。この形成は
リードフレーム１を真空蒸着槽内に入れ、真空中で例え
ば無水ピロメソッド酸等の酸無水物と、例えばオキシジ
アニリン等のジアミンの重合及び蒸着を同時に行なわせ
る真空蒸着法により行う。この蒸着法によれば、人伝の
処理、ポリイミド薄膜層３の膜厚の均−化及びその制御
を容易に行うことができる。
ーリード２の全表面に、先ず同図（ロ）で示すように１
μｍ内外のポリイミド薄膜層３を形成する。この形成は
リードフレーム１を真空蒸着槽内に入れ、真空中で例え
ば無水ピロメソッド酸等の酸無水物と、例えばオキシジ
アニリン等のジアミンの重合及び蒸着を同時に行なわせ
る真空蒸着法により行う。この蒸着法によれば、人伝の
処理、ポリイミド薄膜層３の膜厚の均−化及びその制御
を容易に行うことができる。
次に、同図（ハ）で示すように、ポリイミド薄膜層３の
表面にスクリーン印刷等によってフォトレジスト４を塗
布し硬化させる。この硬化後、同図（ニ）に示ずように
ボンディングエリア等ポリイミドａ９膜Ｅ’ｒ ３の不
必要な部分に位置するフォトレジスト４に特定波長の光
線を当て露光及び現像することにより、これを除去する
。このフォトレジスト除去後、同図（ホ）に示すように
、アルカリ性溶液を用いてポリイミド薄膜層３を除去す
る。
表面にスクリーン印刷等によってフォトレジスト４を塗
布し硬化させる。この硬化後、同図（ニ）に示ずように
ボンディングエリア等ポリイミドａ９膜Ｅ’ｒ ３の不
必要な部分に位置するフォトレジスト４に特定波長の光
線を当て露光及び現像することにより、これを除去する
。このフォトレジスト除去後、同図（ホ）に示すように
、アルカリ性溶液を用いてポリイミド薄膜層３を除去す
る。
この除去後、同図（へ）に示すようにフォトレジスト４
の剥離を行い、吸収した水分除去のため１５０℃程度の
雰囲気で１時間程度の乾燥作業を行うのである。
の剥離を行い、吸収した水分除去のため１５０℃程度の
雰囲気で１時間程度の乾燥作業を行うのである。
なお、リードフレームのポリイミド蒸着必要部分を除ぎ
、スクリーン印刷法等により無機レジストを塗布し硬化
させた後、上記と同様に真空蒸着法により、リードフレ
ームの全表面に１μｍ内外のポリイミド薄膜層を形成し
、しかる後に専用レジスト剥離液にて上記無機レジスト
を剥離して、ボンディングエリアを除く全表面にポリイ
ミド薄膜層を形成しても良い。
、スクリーン印刷法等により無機レジストを塗布し硬化
させた後、上記と同様に真空蒸着法により、リードフレ
ームの全表面に１μｍ内外のポリイミド薄膜層を形成し
、しかる後に専用レジスト剥離液にて上記無機レジスト
を剥離して、ボンディングエリアを除く全表面にポリイ
ミド薄膜層を形成しても良い。
そして、第１図に示すように、下面をポリイミド膜６で
被覆したチップボンディング部５の上面に搭載した３ｉ
チツプ７と、上記各リードフレーム１のインナーリード
２との間にワイナーボンデイング８を施し、モールド樹
脂９による樹脂封止を行って半導体装置を構成するので
ある。この時、ポリイミド薄膜層３はモールド樹脂９及
びインナーリード２との密着性に優れているため、耐湿
性の向上及び充分な接着性の確保を行うことができる。
被覆したチップボンディング部５の上面に搭載した３ｉ
チツプ７と、上記各リードフレーム１のインナーリード
２との間にワイナーボンデイング８を施し、モールド樹
脂９による樹脂封止を行って半導体装置を構成するので
ある。この時、ポリイミド薄膜層３はモールド樹脂９及
びインナーリード２との密着性に優れているため、耐湿
性の向上及び充分な接着性の確保を行うことができる。
〔発明の効果〕
本発明は上記のような構成であるので、ポリイミド薄膜
層を介してインナーリードとモールド樹脂とを接着させ
ることができ、従って、耐湿性の向上及び短い［褒着艮
ざにおける十分な１５３着力の確保を図ることができる
。
層を介してインナーリードとモールド樹脂とを接着させ
ることができ、従って、耐湿性の向上及び短い［褒着艮
ざにおける十分な１５３着力の確保を図ることができる
。
しかも、ポリイミド薄膜層を真空蒸着法により行うこと
にＪ：す、この大Ｈ）生産が可能であるばかりでなく、
この膜厚を均一にして、材料の削減を図ることができ、
しかもこの膜厚の制御を容易に行うことができといった
諸効果がある。
にＪ：す、この大Ｈ）生産が可能であるばかりでなく、
この膜厚を均一にして、材料の削減を図ることができ、
しかもこの膜厚の制御を容易に行うことができといった
諸効果がある。
図面は本発明の一実施例を示し、第１図は製造後にｊ５
ける半導体装置の断面図、第２図はポリイミド薄膜層の
形成を工程順に示す断面図である。 １・・・リードフレーム、２・・・インナーリード、３
・・・ポリイミド薄膜層、７・・・Ｓ１チツプ、９・・
・モールド樹脂。 出願人代理人 佐 藤 −雄 早２図
ける半導体装置の断面図、第２図はポリイミド薄膜層の
形成を工程順に示す断面図である。 １・・・リードフレーム、２・・・インナーリード、３
・・・ポリイミド薄膜層、７・・・Ｓ１チツプ、９・・
・モールド樹脂。 出願人代理人 佐 藤 −雄 早２図
Claims (1)
- インナーリードのボンディングエリヤを除く全表面に、
酸無水物とジアミンの真空蒸着法によりポリイミド薄膜
層を形成し、該ポリイミド薄膜層を介してインナーリー
ドとモールド樹脂とを密着させたことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61118023A JPS62274647A (ja) | 1986-05-22 | 1986-05-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61118023A JPS62274647A (ja) | 1986-05-22 | 1986-05-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62274647A true JPS62274647A (ja) | 1987-11-28 |
Family
ID=14726155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61118023A Pending JPS62274647A (ja) | 1986-05-22 | 1986-05-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62274647A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01261853A (ja) * | 1988-04-13 | 1989-10-18 | Tomoegawa Paper Co Ltd | 半導体装置 |
| JPH08167686A (ja) * | 1994-07-02 | 1996-06-25 | Anam Ind Co Inc | 電子装置パッケージの製造方法 |
| DE19704351B4 (de) * | 1997-02-05 | 2006-03-30 | Infineon Technologies Ag | Leiterrahmen und Montagevorbereitungsverfahren für einen Leiterrahmen |
| JP2015018860A (ja) * | 2013-07-09 | 2015-01-29 | 株式会社デンソー | 半導体パッケージの製造方法 |
-
1986
- 1986-05-22 JP JP61118023A patent/JPS62274647A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01261853A (ja) * | 1988-04-13 | 1989-10-18 | Tomoegawa Paper Co Ltd | 半導体装置 |
| JPH08167686A (ja) * | 1994-07-02 | 1996-06-25 | Anam Ind Co Inc | 電子装置パッケージの製造方法 |
| DE19704351B4 (de) * | 1997-02-05 | 2006-03-30 | Infineon Technologies Ag | Leiterrahmen und Montagevorbereitungsverfahren für einen Leiterrahmen |
| JP2015018860A (ja) * | 2013-07-09 | 2015-01-29 | 株式会社デンソー | 半導体パッケージの製造方法 |
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