JPS62274355A - メモリエラ−処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔目　次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段（第１図）作用 実施例 （４）　　実施例の構成（第２図） （ｂ）実施例の動作 （Ｃ）本発明の第２実施例（第３図） 発明の効果 〔概要〕 本発明はＥＣＣチェッカー、ＥＣＣジェネレータ機能を
有する端末装置において、メモリに１ビツトのハードエ
ラーが生じたとき、１ビツトエラーに対してはデータを
修正するとともに、１ビツトエラーマスクを行って１ビ
ットハードエラーの発生による割込み信号の出力を抑制
するようにしたものである。

〔産業上の利用分野〕

本発明はメモリエラー処理方式に係り、特に金融機関に
使用される端末装置において、メモリ１ビツトのハード
エラーが生じても、その１ビツトエラーのデータをＥＣ
ＣコードＪζより補正するとともに、１１ビツトエラー
マスクをかけてこの１ビツトのハードエラーにもとづく
割込み信号の出力を抑制し、そのまま端ネ装置を使用で
きるようにしたものである。

最近データ処理装置の発達にともない、メモリ容量も大
きなものとなり、それにともなってメモリのエラーもα
線にもとづくソフトエラーやメモリ自体の障害によるハ
ードエラーが存在する。

〔従来の技術〕

従来、金融機関に使用されているＡＴＭやキャッシュ・
デスペンサのような自動端末装置ではメモリの出力デー
タにエラーが検出していたとき、１ビツトエラーであれ
ばこれをＥ　ＣＣ（ＥｒτＯτＣｒ”ｂｇｃｌ＊ｉすα
ルｄ　Ｃｏｒ＋ｅｃｔ、ｉρつコードにより修正してメ
モリに再度書き込み、それから続出を行なって、ソフト
エラーかハードエラーかを区別し、ソフトエラー、つ才
り再書込みデータを読出したとき正しく読出せればその
まま処理を続行する。しかし再書込み・データを読出し
たとき同じ１ビツト土ラーが検出されると、ハードエラ
ーとしてプロセッサに割込みを行なっていた。

〔発明が解決しようとする問題点〕

ところで１ビツトのハードエラーが発生すると、プロセ
ッサにこの１ビットハードエラーによる割込みが発生し
、これによりプロセッサはマシンの動作を停止するので
、この１ビツトのハードエラーが発生したとき、その修
復が行われるまで・動作停止状態となり、この自動端末
装置を使用することができないという問題点がある。

本発明の目的はこのように１ビットハードエラーが発生
した状態でも自動端末装置を動作停止させることのない
メモリエラー処理方式を提供することである。

〔問題点を解決するための手段〕

前記目的を達成するため、本発明では、第１図に示す如
く、主メモリ１のデータに対しＥＣＣコードを生成した
り、ＥＣＣ動作を行うＥＣＣジェネレータ・チェッカ２
の１ビツト工ラー信号出力部分にゲート４を設ける。主
メモリ１から出力したデータに２ビツトエラーが検出さ
れたとき、ＥＣＣジェネレータ・チェッカ２は２ビツト
エラー検出の割込信号をプロセッサ３に送信し、１ビツ
トエラーを検出したとき、ＥＣＣジェネレータ・チェッ
カ２は１ビツトエラー検出の割込信号をゲート４を介し
てプロセッサ３に送出する。またゲート４をオン・オフ
するための制御信号出力部５が設けられる。

〔作用〕

主メモリ１の出力に１ビットハードエラーが検出された
とき、プロセッサ３は装置を停止状態とし、これをオペ
レータに、表示手段等により報告する。オペレータはこ
の報告をみて、１ビツトエラーマスク指示を入力すると
、プロセッサ３はオン・オフ信号出力部５をセットして
Ｑ信号を「０」にし、ゲート４をオフにするので、ＥＣ
Ｃジェネレータ・チェッカ２から１ビットハードエラー
検出による割込を出力してもこれがプロセッサ３に伝達
されて動作が停止することはない。なお、ＥＣＣジェネ
レータ・チェッカ２は１ビツトエラー修正を行った正し
いデータを出力するので当然のデータ処理には支障はな
い。

〔実施例〕

（α）実施例の構成 本発明の一実施例を第２図により説明する。

図中、第１図と同符号部は同一部であり、６はＲＯＭ、
７は表示・入力制御部、８は表示部、９はキーボードで
ある。

主メモリ１は自動端末装置のデータ処理に必要なデータ
が記憶されるものであり、例えばダイナミックＲＡＭで
構成されている。

ＥＣＣジェネレータ・チェッカ（以下ＥＣ’Ｃ部という
）は主メモリ１に記入するデータに付加するＥＣＣを生
成したり、主メモリ１から読出したデータに１ビツトエ
ラーがあるときこれを訂正し、２ビツトエラーがあると
きこれを検出するものであり、例えば１６ビツトのデー
タに６ビツトのＥＣＣを付加し、また主メモリ１よりよ
み出した２２ビツトのデータからＦＣＣを除いた１６ビ
ツトのデータを出力するものである。

プロセッサ３は自動端末装置における各種の処理を行う
ものであり、例えばマイクロプロセッサにより構成さ′
れている。

ゲート４はＥＣＣ部２から出力される１ビツト工ラー信
号をゲートするものである。

制御信号出力部５は前記ゲート４をオン・オフ制御する
信号を出力するものであり、たとえばフリップ、フロッ
プにより構成される。

ＲＯＭ６は主メモリエラー処理用のプログラムが記憶さ
れている。

表示・入力制御部７は、表示部８に対して表示を行うた
めの制御を行ったり、キーボード９からの入力データを
プロセッサ３に伝達するための制御等を行うものである
。

表示部８はオペレータにガイダンス等を表示するもので
あり、例えばＣＲＴにより構成される。

キーボード９はオペレータがデータを入力するためのも
のであって、例えば１ビツトエラーマスク指示等が入力
される。

（ｈ）　　実施例の動作 次に第２図示した本発明の一実施例の動作につ公 いて説明する。

■　まずリセット信号を印加して制御信号出力部５を構
成するフリップ・フロップをリセットし、Ｑ信号を「１
」にしてゲート４をオン状態にし、１ビツトエラーマス
クを解除する。

■　自動端末装置の動作に応じて主メモリ１から読み出
したデータを８００部２がＥＣＣチェックを行って１ビ
ツトエラーを検出すると、８００部２はこれを検出して
１ビツトエラー割込信号を出力し、この信号がオン状態
にあるゲート４を経由してプロセッサ３に伝達される。

これによりＲＯＭ６に記入されている割込処理ルーチン
がプロセッサ３により実行され、次の■以下の処理が行
われる。

■　プロセッサ３は制御信号出力部５をセットシテゲー
ト４をオフにし、１ビツトエラー割込信号をマスクする
。

■　プロセッサ３は、１ビツトエラーが発生したとき、
主メモリ１のスタック上に格納しであるエラーのあった
アドレスを調査する。

■　エラーのあったアドレスを再度読み込む。

そしてこの読み込みデータにより８００部２は１ビツト
エラー修正を行ない、修正されたデータを得る。

■　プロセッサ３はこの修正された正しいデータをエラ
ーのあったアドレスすなわちエラーアドレスに書き込む
。

■　そしてプロセッサ３は制御信号出力部５をリセット
してゲート４をオン状態にし、前記■にて行った１ビツ
トエラーマスクを解く。

■　プロセッサ３は再々度エラーアドレスを読む。この
とき、前記■で書き込んだデータを読み出す、いわゆる
リード・アフター・ライトのチェックを８００部２で行
うが、１ビツトエラーがなければ前記■で検出した１ビ
ツトエラーをソフトエラーとみなし、割り込み処理を終
了する。もしエラーがあればハードエラーとみなす。そ
して次の■以下のハードウェア・エラーのときの処理が
行われる。

■　すなわち、プロセッサ３は、８００部２がＥＣＣチ
ェックを行った結果得られたエラービットの位置を読み
出す。

■　プロセッサ３は前記エラーアドレスおよびエラービ
ットより、１ビツトエラーの発生した主メモリ１の位置
を算出する。

■　プロセッサ３は、表示・入力制御部７をコントロー
ルして、ハードウェア・メモリーエラーが発生したこと
、このエラーは１ビツトエラーであり、マスク状態で処
理続行できること（つまり１ビツトエラーなのでＥＣＣ
部２により修正可能である）、異常の存在する主メモリ
１の位置、及び当該装置の動作を停止するか、マスク指
示の選択事項等を表示部８に表示させる。

■　それから前記選択事項つ・まり、装置の動作停止の
継続か、１ビツトエラーマスク指示かを選択するオペレ
ータの選択入力を待つ。

■　オペレータが、例えばキーボード９より１ビツトエ
ラーマスク指示を入力すれば、プロセッサ３はこれにも
とづき制御信号出力部５をセットして、ゲート４をオフ
にし、１とブトエラー検出時に、修正データの他にＥＣ
Ｃ部２より出力される１ビツトエラーの割込信号がプロ
セッサ３側に伝達されないようにマスクして、前記■に
よる割込み処理を終了する。

これにより前記１ビツトのハードエラー発生部がアクセ
スされても１ピツトエラーデータはＥＣＣ部２で修正さ
れて正しいデータとなって出力されるが、このとき１ビ
ツトエラー検出を示す割込信号はゲート４によりマスク
されてプロセッサ３に伝達されないので、プロセッサ３
はこの１ビットハードエラーの存在によるも停止するこ
となくデータ処理を続行することができる。

０　　本発明の第２実施例 （（１本発明の第２実施例を第３図により説明する。

第３図では、主メモリ１に１ビツトのハードエラーが発
生した場合、プロセッサ３は制御信号出力部５をセット
してゲート４をオフにし、１ビツトエラー割込信号をマ
スクさせる。勿論、第２図の場合と同様にＥＣＣ部２は
１ビツトエラーを修正したデータをプロセッサ３に送出
するので、これによりプロセッサ３は動作を続けること
ができる。ところでプロセッサ３は、この１ビットハー
ドエラーが発生したとき、監視装置インターフェース１
０を経由して監視装置１１にこの１ビットハードエラー
の発生したことをその発生位置とともに報告する。これ
により保守要員がその障害の発生位置に応じた部品を用
意し、故障の発生した自動端末装置を修理することがで
きるので、２ビツトエラーにいたる前に故障箇所の修復
が可能となる。

第３図の例では、表示部８にこの１ビットハードエラー
の発生を表示して動作停止かそれとも１ビツトエラーマ
スク指示かの選択を求める必要はないのでＲＯＭ　６’
に記入されるプログラムは勿論第２図の場合と同一では
ない。

〔発明の効果〕

本発明によれば１ビツトのハードエラーが主メモリに発
生しても、ＥＣＣ部により１ビツトエラーを修正した正
しいデータをプロセッサに送出するとともに１ビツトエ
ラーを通知する割込み信号をマスクするので、１ビット
ハードエラーが発生してもシステムダウンを生ずること
なく、ＡＴＭやキャッシュディスペンサの如き自動端末
装置を動作させることができるので、自動端末装置の運
転率を向上するのみならず、顧客に対しても便利なもの
を１４　（−１（することになる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の一実施例構成図、 第３図は本発明の第２実施例を示す。 １・・・主メモリ、 ２・・・ＥＣＣジェネレータ拳チェッカ、３・・・プロ
セッサ、 ４・・・ゲート、 ５・・・制御信号出力部、 ６・・・ＲＯＭ。 ７・・・表示・入力制御部、 ８・・・表示部、 ９・・・キーボード。

Claims (1)

1. 【特許請求の範囲】 主メモリ、前記主メモリに記入するデータに付加するＥ
   ＣＣコードを生成し前記主メモリより読出したデータに
   対してＹビットエラーが存在するときこれを修正し２ビ
   ットエラーが存在するときこれを検出するＥＣＣジェネ
   レータ・チェック手段と、プロセッサを具備する自動端
   末装置において、 １ビットハードエラーの割込信号をゲートすることが可
   能なゲート手段（４）と、 前記ゲート手段（４）をオン・オフ制御する制御信号出
   力手段（５）を具備し、 １ビットハードエラーが、発生したときその割込信号を
   マスク可能にしたことを特徴とするメモリエラー処理方
   式。