JPS62269509A - 遅延線並びにその製造方法 - Google Patents
遅延線並びにその製造方法Info
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- JPS62269509A JPS62269509A JP61114187A JP11418786A JPS62269509A JP S62269509 A JPS62269509 A JP S62269509A JP 61114187 A JP61114187 A JP 61114187A JP 11418786 A JP11418786 A JP 11418786A JP S62269509 A JPS62269509 A JP S62269509A
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
- H03H7/30—Time-delay networks
- H03H7/32—Time-delay networks with lumped inductance and capacitance
- H03H7/325—Adjustable networks
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
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- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/4902—Electromagnet, transformer or inductor
Landscapes
- Coils Or Transformers For Communication (AREA)
- Filters And Equalizers (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は遅延線に関する。特に集中定数型Ｉ！延線の構
成並びにその製造方法に関する。
成並びにその製造方法に関する。
（従来の技術並びに発明の解決すべき問題点）第３図は
公知の集中定数型遅延線の回路図である０図中Ｌ１〜Ｌ
ＩＧはインダクタンス、Ｃ１〜ＣＯＯはキャパシタンス
、Ｒは特性インピーダンスとマツチングした抵抗を示す
、この種の集中定数型遅延線は小型化することが難しく
、又製造コストも比較的高い等の欠点があった。
公知の集中定数型遅延線の回路図である０図中Ｌ１〜Ｌ
ＩＧはインダクタンス、Ｃ１〜ＣＯＯはキャパシタンス
、Ｒは特性インピーダンスとマツチングした抵抗を示す
、この種の集中定数型遅延線は小型化することが難しく
、又製造コストも比較的高い等の欠点があった。
そこで遅延線の工程簡略化と小型化を計るために、本出
願人は特開昭６１−４５６１６号公報において、新規の
遅延線を開示した。前記遅延線においては、絶縁基板に
設けた貫通孔内に多連インダクタの端子を挿入して端子
の端部にｌ＼ンダ付けした構成であるから、その製造工
程中にコンデンサを形成する電極部にハンダが付着し、
ハンダの成分であるＳｎやＰｂが誘電体内部に拡散し、
そのためコンデンサの特性劣化と歩留りの低下を招く等
の問題点があった。
願人は特開昭６１−４５６１６号公報において、新規の
遅延線を開示した。前記遅延線においては、絶縁基板に
設けた貫通孔内に多連インダクタの端子を挿入して端子
の端部にｌ＼ンダ付けした構成であるから、その製造工
程中にコンデンサを形成する電極部にハンダが付着し、
ハンダの成分であるＳｎやＰｂが誘電体内部に拡散し、
そのためコンデンサの特性劣化と歩留りの低下を招く等
の問題点があった。
さらに多連インダクタの端子とコンデンサを形成する電
極部との間にギャップが存在するために、関係部材間の
確実な接続が難しく、信頼性の面で問題点があった。又
前記文献開示の遅延線の製造においては、−個の遅延線
を製作するのに一連の工程を要するものであるから、製
造効率が悪い等の問題点もあった。
極部との間にギャップが存在するために、関係部材間の
確実な接続が難しく、信頼性の面で問題点があった。又
前記文献開示の遅延線の製造においては、−個の遅延線
を製作するのに一連の工程を要するものであるから、製
造効率が悪い等の問題点もあった。
（問題点を解決するための手段）
本発明は前記特開昭６１−４５６１６号公報に開示され
た発明の改良に係るもので、前述の問題点を克服して、
コンデンサ容量及び特性の均一化、−子接続部の信頼性
の向上、製造コストの低減を計ることを目的とするもの
である。
た発明の改良に係るもので、前述の問題点を克服して、
コンデンサ容量及び特性の均一化、−子接続部の信頼性
の向上、製造コストの低減を計ることを目的とするもの
である。
添付第１図に図示のように、多連インダクタ接続用のハ
ンダが、コンデンサを形成する誘電体内部に、その成分
であるＳｎやＰｂが拡散しないように、絶縁基板の一方
の側にスルーホールを介して多連インダクタ接続用電極
部を設けた構成を提供する。又第４図に示すように、ブ
レイク用溝付の絶縁基板を使用することにより一度に複
数個の遅延線を製造することを可能とする効率的製造方
法を提供するものである。
ンダが、コンデンサを形成する誘電体内部に、その成分
であるＳｎやＰｂが拡散しないように、絶縁基板の一方
の側にスルーホールを介して多連インダクタ接続用電極
部を設けた構成を提供する。又第４図に示すように、ブ
レイク用溝付の絶縁基板を使用することにより一度に複
数個の遅延線を製造することを可能とする効率的製造方
法を提供するものである。
（作用）
絶縁基板に設けたスルーホール導体部により、インダク
タとコンデンサとの接続が対面する方向で実施され、ハ
ンダ付は作業による悪影響がコンデンサに及ぼすのを防
止し、又ブレイク用溝付き絶縁板を用いて一度に複数個
のコンデンサ電極、スルーホール導体部、インダクタ電
極等を絶縁板に形成して後、ブレイク用溝で複数の絶縁
基板に分割して、多数の遅延線を効率よく製作できる。
タとコンデンサとの接続が対面する方向で実施され、ハ
ンダ付は作業による悪影響がコンデンサに及ぼすのを防
止し、又ブレイク用溝付き絶縁板を用いて一度に複数個
のコンデンサ電極、スルーホール導体部、インダクタ電
極等を絶縁板に形成して後、ブレイク用溝で複数の絶縁
基板に分割して、多数の遅延線を効率よく製作できる。
（実施例）
以下添付図面を参照して、本発明に係る一実施例を説明
する。第５図は絶縁基板２の一方の側に導電性ペースト
を印刷、焼成することにより、インダクタ電極６を形成
したもので、絶縁基板２内に設けたスルーホール８には
、その内壁に導電性ペースト９が塗布されて、いわゆる
スルーホール導体部１６を構成する。第６図は絶縁基板
２の他の側を図示する。インダクタ電極６とスルーホー
ル導体部１６を介して接続された第１コンデンサ電極１
０が設けられている。すなわち前記電極６．１０はスル
ーホール８の導体部１６により導通している。前記第１
コンデンサ電極１０の上面に誘電体層１２を形成し、更
にその上面に第２コンデンサ電極１４を形成することに
より複数の積層コンデンサが形成されている。 第 ７
図 、第８図は特開昭６１−４５６１６号公報に記載
したものと同一の構成を有する多連インダクタ１７を示
す０合成樹脂等の絶縁体で形成されたボビン１８の内部
に独立した複数の端子２０がインサートされている。各
端子２０は鍵形状例えば！状に形成されてなり、これら
の端子に複数回からげ２４しながらボビン１８に必要な
導体線材２２を巻回し、各端子２０を一区間とするよう
に形成する。
する。第５図は絶縁基板２の一方の側に導電性ペースト
を印刷、焼成することにより、インダクタ電極６を形成
したもので、絶縁基板２内に設けたスルーホール８には
、その内壁に導電性ペースト９が塗布されて、いわゆる
スルーホール導体部１６を構成する。第６図は絶縁基板
２の他の側を図示する。インダクタ電極６とスルーホー
ル導体部１６を介して接続された第１コンデンサ電極１
０が設けられている。すなわち前記電極６．１０はスル
ーホール８の導体部１６により導通している。前記第１
コンデンサ電極１０の上面に誘電体層１２を形成し、更
にその上面に第２コンデンサ電極１４を形成することに
より複数の積層コンデンサが形成されている。 第 ７
図 、第８図は特開昭６１−４５６１６号公報に記載
したものと同一の構成を有する多連インダクタ１７を示
す０合成樹脂等の絶縁体で形成されたボビン１８の内部
に独立した複数の端子２０がインサートされている。各
端子２０は鍵形状例えば！状に形成されてなり、これら
の端子に複数回からげ２４しながらボビン１８に必要な
導体線材２２を巻回し、各端子２０を一区間とするよう
に形成する。
次に第４図に複数個の遅延線を同時に一連工程で形成で
きる絶縁板ｌを示す、前記絶縁板ｌに等間隔に設けたブ
レイク用溝４により、前記絶縁板ｌを分割することによ
り、各遅延線が設けられた絶縁基板２が形成されるもの
である。
きる絶縁板ｌを示す、前記絶縁板ｌに等間隔に設けたブ
レイク用溝４により、前記絶縁板ｌを分割することによ
り、各遅延線が設けられた絶縁基板２が形成されるもの
である。
次に関係部材を組立て、８延線を製作する工程を説明す
る。
る。
インダクタ電極６の下面とｆ５１コンデンサ電極１０に
接して絶縁基板２の端部にハンダペースト２６．２８を
施しく第１図参照）、多連インダクタ１７のボビン１８
に導電性接着剤を塗布し、インダクタ電極６に、そのイ
ンダクタ端子２０がハンダペースト２６を介して接触す
るように固定し、更に水平方向に配設した外部リード端
子３０の端部が第１？ｌｉ極コンデンサ１０に接した絶
縁基板２の端部にハンダペースト２８を介して接触する
ように固定しておき、第６図を上面にした状態で、ハン
ダリフロー炉（図示せず）内を通過させれば、前記ハン
ダベース）２６．２８によりそれぞれインダクタ端子２
０と外部リード端子３０とは完全に関係部材にハンダ付
けされる。その結果第３図に図示の遅延回路が完成する
。次にｉ１図の破線で示すように、トランスファーモー
ルド成型によりハウジング３２を形成して後、外部リー
ド端子３０を折曲すれば、第２図に図示のＤＩＰ型遅型
線延線成する。
接して絶縁基板２の端部にハンダペースト２６．２８を
施しく第１図参照）、多連インダクタ１７のボビン１８
に導電性接着剤を塗布し、インダクタ電極６に、そのイ
ンダクタ端子２０がハンダペースト２６を介して接触す
るように固定し、更に水平方向に配設した外部リード端
子３０の端部が第１？ｌｉ極コンデンサ１０に接した絶
縁基板２の端部にハンダペースト２８を介して接触する
ように固定しておき、第６図を上面にした状態で、ハン
ダリフロー炉（図示せず）内を通過させれば、前記ハン
ダベース）２６．２８によりそれぞれインダクタ端子２
０と外部リード端子３０とは完全に関係部材にハンダ付
けされる。その結果第３図に図示の遅延回路が完成する
。次にｉ１図の破線で示すように、トランスファーモー
ルド成型によりハウジング３２を形成して後、外部リー
ド端子３０を折曲すれば、第２図に図示のＤＩＰ型遅型
線延線成する。
次に本発明に係る遅延線の能率的製造方法についてのべ
る。
る。
第４図に図示の絶縁板ｌに複数のブレイク用溝４を平行
に設ける。前記絶縁板１をブレイク用溝４で折曲切断し
た場合には、複数の絶縁基板２が形成されるように予め
準備しておき、絶縁板１上にスクリーン印刷又は塗布方
式により、各絶縁基板毎にコンデンサ電極１０．１４を
含む積層コンデンサ１５、インダクタ電極６及びスルー
ホール導体部１６を形成して後、ブレイク用溝４で折曲
切断されて個々に独立となった絶縁基板２に設けた第１
コンデンサ電極１０とインダクタ電極６とへ外部リード
端子３０と多連インダクタ１７の端子とをそれぞれ接着
剤、ハンダペーストを用いて固定し、更にトランスファ
ーモールド成型によりハウジング３２を形成して、外部
リード端子３０を下方に折曲する。この方法により複数
個の遅延線が効率的に製造できる。
に設ける。前記絶縁板１をブレイク用溝４で折曲切断し
た場合には、複数の絶縁基板２が形成されるように予め
準備しておき、絶縁板１上にスクリーン印刷又は塗布方
式により、各絶縁基板毎にコンデンサ電極１０．１４を
含む積層コンデンサ１５、インダクタ電極６及びスルー
ホール導体部１６を形成して後、ブレイク用溝４で折曲
切断されて個々に独立となった絶縁基板２に設けた第１
コンデンサ電極１０とインダクタ電極６とへ外部リード
端子３０と多連インダクタ１７の端子とをそれぞれ接着
剤、ハンダペーストを用いて固定し、更にトランスファ
ーモールド成型によりハウジング３２を形成して、外部
リード端子３０を下方に折曲する。この方法により複数
個の遅延線が効率的に製造できる。
（効果）
絶縁基板に設けたスルーホール導体部により、インダク
タ電極とコンデンサとの接続がなされ、インダクタ電極
と多連インダクタの端子との接続時に実施されるハンダ
付は作業による悪影響がコンデンサに及ぶのを防止し、
又ブレイク用溝付絶縁板を用いて一度に複数個のコンデ
ンサ電極、スルーホール導体部、インダクタ電極等を絶
縁板に形成して後、ブレイク用溝で複数の絶縁基板に分
割して、多数の遅延線を製作できるから製造効率をあげ
ることができる。
タ電極とコンデンサとの接続がなされ、インダクタ電極
と多連インダクタの端子との接続時に実施されるハンダ
付は作業による悪影響がコンデンサに及ぶのを防止し、
又ブレイク用溝付絶縁板を用いて一度に複数個のコンデ
ンサ電極、スルーホール導体部、インダクタ電極等を絶
縁板に形成して後、ブレイク用溝で複数の絶縁基板に分
割して、多数の遅延線を製作できるから製造効率をあげ
ることができる。
第１図は本発明に係る遅延線のハウジングを除去した断
面図、第２図はハウジング内に収容された遅延線の斜視
図、第３図は中央集中型遅延線の回路図。第４図はブレ
イク用溝を設けた絶縁板の平面図。第５図は絶縁基板の
一面にインダクタ這極を設けた平面図、第６図（Ａ）は
第５図の反対面にコンデンサ電極、誘電体層を形成した
平面図０ｗ５６図（Ｂ）は第６図（Ａ）の一部拡大図。 第７図は多連インダクタの正面図、第８図は第７図の側
面図。 ■は絶縁板、２は絶縁基板、４はブレイク川ｉｔ”ｌｔ
、６はインダクタ電極、８はスルーホール。 ９は導電性ペースト、１０は第１コンデンサ′屯極、１
２は誘電体層、１４は第２コンデンサ電極、１５はコン
デンサ、１６はスルーホール導体部、１７は多連インダ
クタ、２０は端子。 ２６．２８はハンダペースト、３２はハウジング 出 願 人 株式会社デルファイ代理人 弁理士
小 林 栄ＩＩＩ 図 １３ 図 Ｃ１ＮＣｌ０ ギイパンｌンス 第４図 １５図 ｍ６図（Ａ）
面図、第２図はハウジング内に収容された遅延線の斜視
図、第３図は中央集中型遅延線の回路図。第４図はブレ
イク用溝を設けた絶縁板の平面図。第５図は絶縁基板の
一面にインダクタ這極を設けた平面図、第６図（Ａ）は
第５図の反対面にコンデンサ電極、誘電体層を形成した
平面図０ｗ５６図（Ｂ）は第６図（Ａ）の一部拡大図。 第７図は多連インダクタの正面図、第８図は第７図の側
面図。 ■は絶縁板、２は絶縁基板、４はブレイク川ｉｔ”ｌｔ
、６はインダクタ電極、８はスルーホール。 ９は導電性ペースト、１０は第１コンデンサ′屯極、１
２は誘電体層、１４は第２コンデンサ電極、１５はコン
デンサ、１６はスルーホール導体部、１７は多連インダ
クタ、２０は端子。 ２６．２８はハンダペースト、３２はハウジング 出 願 人 株式会社デルファイ代理人 弁理士
小 林 栄ＩＩＩ 図 １３ 図 Ｃ１ＮＣｌ０ ギイパンｌンス 第４図 １５図 ｍ６図（Ａ）
Claims (1)
- 【特許請求の範囲】 １、絶縁基板の一面に設けた積層コンデンサとこの基板
の対向する面に設けたインダクタ電極とを絶縁基板のほ
ぼ中央に設けたスルー ホール導体部を介して導通し、積層コンデンサの電極と
外部リード端子と更には、インダクタ電極と多連インダ
クタの端子とをそれぞれ接続してなる遅延線。 ２、コンデンサの電極と外部リード端子並びにインダク
タ電極と多連インダクタ端子とを導電性接着剤又はハン
ダ付けによりそれぞれ接続した特許請求の範囲第１項記
載の遅延線。 ３、多連インダクタ端子を鍵形に形成してなる特許請求
の範囲第１項記載の遅延線。 ４、絶縁板に絶縁基板を区劃するための複数のブレイク
用溝を設ける第１工程と、前記絶縁板のそれぞれの絶縁
基板にスクリーン印刷又は塗布方式により、コンデンサ
電極を含む積層コンデンサ、インダクタ電極及びスルー ホール導体部を一連に形成する第２工程と、第２工程に
よる部材製作完了後複数のブレイク用溝により絶縁板を
カットして複数の絶縁基板を分離する第３工程と、コン
デンサ電極とインダクタ電極とに、別に設けた外部リー
ド端子と多連インダクタの端子とを、それぞれ接続する
第４工程と、トランスファモールド成型によりハウジン
グを形成する第５工程とよりなる遅延線の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61114187A JPS62269509A (ja) | 1986-05-19 | 1986-05-19 | 遅延線並びにその製造方法 |
| DE19873715812 DE3715812A1 (de) | 1986-05-19 | 1987-05-12 | Verzoegerungskette und deren herstellungsverfahren |
| US07/049,142 US4800346A (en) | 1986-05-19 | 1987-05-13 | Delay line and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61114187A JPS62269509A (ja) | 1986-05-19 | 1986-05-19 | 遅延線並びにその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62269509A true JPS62269509A (ja) | 1987-11-24 |
| JPH0466403B2 JPH0466403B2 (ja) | 1992-10-23 |
Family
ID=14631374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61114187A Granted JPS62269509A (ja) | 1986-05-19 | 1986-05-19 | 遅延線並びにその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4800346A (ja) |
| JP (1) | JPS62269509A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6662431B1 (en) * | 1997-08-06 | 2003-12-16 | Halo Electronics, Inc. | Electronic surface mount package |
| JPH11250214A (ja) * | 1998-03-03 | 1999-09-17 | Matsushita Electron Corp | 部品の実装方法とｉｃカード及びその製造方法 |
| CN108488649A (zh) * | 2018-02-08 | 2018-09-04 | 海宁市顺安照明电器有限公司 | 一种led照明灯加工用引脚焊接固定装置 |
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| JPS6228750U (ja) * | 1985-08-05 | 1987-02-21 |
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| NL285984A (ja) * | 1961-12-11 | |||
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