JPS62264722A - 入力切換装置 - Google Patents
入力切換装置Info
- Publication number
- JPS62264722A JPS62264722A JP10881086A JP10881086A JPS62264722A JP S62264722 A JPS62264722 A JP S62264722A JP 10881086 A JP10881086 A JP 10881086A JP 10881086 A JP10881086 A JP 10881086A JP S62264722 A JPS62264722 A JP S62264722A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- input
- terminal
- turned
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 229920006395 saturated elastomer Polymers 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 239000010802 sludge Substances 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明に入力切換装置に関し、特に２人力の切換機能を
持つ増幅回路に関する。
持つ増幅回路に関する。
従来、２人力の切換機能をもつ増幅回路としては第２図
に示すものがある。第１の入力端子１はトランジスタＱ
１１のベースに接続され、第２の入力端子２にトランジ
スタＱ１２のベースに接続され、トランジスタＱｌｌ、
Ｑ１２のエミッタは共通接続されて定電流源１１の一端
とトランジスタＱ１３のエミッタに接続さ几、トランジ
スタＱ１１のコレクタはトランジスタＱ１４のコレクタ
とトランジスタＱ１７のベースとトランジスタＱ１９の
コレクタとに接続さＡ、）ランジスタＱ１２のコレクタ
はトランジスタＱ１５のコレクタとトランジスタＱ１８
のベースとトランジスタＱ２１のコレクタとにＷ：続さ
ｆ’Ｌ、 ）ランジスタＱ１４のベースにトランジス
タＱ１５のベースとトランジスタＱｘ ６のベースとト
ランジスタＱ１６のコレクタとトランジスタＱ１３のコ
レクタとに接続さｎ１トランジスタＱ１３のベースは抵
抗Ｒ１１ｔ−介して定電流源Ｉ １３の一万の端子とト
ランジスタＱ１７゜Ｑ１８のコレクタと出力端子３とに
接続さｆｌ、 トランジスタＱ１９のベースに定電流
源１１２の一万の端子とトランジスタＱ２０のコレクタ
とに接続され、トランジスタＱ２０のベースはトランジ
スタＱ２１のベースと入力切換端子４とに接続され、ト
ランジスタＱ１４．Ｑｔ ｓ、Ｑｌ ６．Ｑ１７゜Ｑ１
８．Ｑ１９．Ｑ２０．Ｑ２１の各エミッタは第１の電源
端子５に接続され、定電諒Ｉ １１．１１２゜１１３の
もう一万の端子に第２の電源端子６に接続されている。
に示すものがある。第１の入力端子１はトランジスタＱ
１１のベースに接続され、第２の入力端子２にトランジ
スタＱ１２のベースに接続され、トランジスタＱｌｌ、
Ｑ１２のエミッタは共通接続されて定電流源１１の一端
とトランジスタＱ１３のエミッタに接続さ几、トランジ
スタＱ１１のコレクタはトランジスタＱ１４のコレクタ
とトランジスタＱ１７のベースとトランジスタＱ１９の
コレクタとに接続さＡ、）ランジスタＱ１２のコレクタ
はトランジスタＱ１５のコレクタとトランジスタＱ１８
のベースとトランジスタＱ２１のコレクタとにＷ：続さ
ｆ’Ｌ、 ）ランジスタＱ１４のベースにトランジス
タＱ１５のベースとトランジスタＱｘ ６のベースとト
ランジスタＱ１６のコレクタとトランジスタＱ１３のコ
レクタとに接続さｎ１トランジスタＱ１３のベースは抵
抗Ｒ１１ｔ−介して定電流源Ｉ １３の一万の端子とト
ランジスタＱ１７゜Ｑ１８のコレクタと出力端子３とに
接続さｆｌ、 トランジスタＱ１９のベースに定電流
源１１２の一万の端子とトランジスタＱ２０のコレクタ
とに接続され、トランジスタＱ２０のベースはトランジ
スタＱ２１のベースと入力切換端子４とに接続され、ト
ランジスタＱ１４．Ｑｔ ｓ、Ｑｌ ６．Ｑ１７゜Ｑ１
８．Ｑ１９．Ｑ２０．Ｑ２１の各エミッタは第１の電源
端子５に接続され、定電諒Ｉ １１．１１２゜１１３の
もう一万の端子に第２の電源端子６に接続されている。
今、入力切換端子４に高レベルの信号が入力された時を
考える。この時トランジスタＱ２０．Ｑ２１はオン、ト
ランジスタＱ１９がオフとなるためトランジスタＱ１７
がオン、トランジスタＱ１８がオフとなりＪＥＩの入力
端子ＩＶｃ入力されている信号は出力に伝えられない。
考える。この時トランジスタＱ２０．Ｑ２１はオン、ト
ランジスタＱ１９がオフとなるためトランジスタＱ１７
がオン、トランジスタＱ１８がオフとなりＪＥＩの入力
端子ＩＶｃ入力されている信号は出力に伝えられない。
Ｃ発明が解決しようとする問題点〕
上述した従来の入力切換装置ハ、入力切換端子が高レベ
ルの時、トランジスタＱ１８がオフするためトランジス
タＱ１５のコレクタ電位がベースニジも低い電圧となり
、トランジスタＱ１５は飽和する。このためトランジス
タＱ１５のコレクターベース間に順方向バイアスとなり
、第２の入力端子２に入力された信号がトランジスタＱ
１５のベースに漏れて出力に伝えらｎてしまうという欠
点がある。
ルの時、トランジスタＱ１８がオフするためトランジス
タＱ１５のコレクタ電位がベースニジも低い電圧となり
、トランジスタＱ１５は飽和する。このためトランジス
タＱ１５のコレクターベース間に順方向バイアスとなり
、第２の入力端子２に入力された信号がトランジスタＱ
１５のベースに漏れて出力に伝えらｎてしまうという欠
点がある。
また、入力切換端子が低レベルの時も同様に、第１の入
力端子１の信号が出力に伝えられてしまい、第１の入力
端子１の信号と第２の入力端子２の信号とのクロストー
クが悪くなるという欠点があった。
力端子１の信号が出力に伝えられてしまい、第１の入力
端子１の信号と第２の入力端子２の信号とのクロストー
クが悪くなるという欠点があった。
本発明の入力切換装置に、第１電極が第１の入力端子に
接続さ几た第１のトランジスタと、第１電極が第２の入
力端子に接続され第２電極が第１のトランジスタの第２
電極に接伏さ几た第２のトランジスタと、前記第２のト
ランジスタの第３電極に第３電極が接続ζ几た第３のト
ランジスタと前記第１のトランジスタの第３電極に第３
電極が接続ざ几た第４のトランジスタと、第１．第４の
トランジスタの笛３電極に接続きｎ＊第１の定電流源と
、第２、第３のトランジスタの第３電極に接続さＡ７’
２ｍ第２の定電流源と、第１またに第２の定電流源の雪
泥を入力切換端子からの信号によって選択的に流す手段
とを有することを特徴とする。
接続さ几た第１のトランジスタと、第１電極が第２の入
力端子に接続され第２電極が第１のトランジスタの第２
電極に接伏さ几た第２のトランジスタと、前記第２のト
ランジスタの第３電極に第３電極が接続ζ几た第３のト
ランジスタと前記第１のトランジスタの第３電極に第３
電極が接続ざ几た第４のトランジスタと、第１．第４の
トランジスタの笛３電極に接続きｎ＊第１の定電流源と
、第２、第３のトランジスタの第３電極に接続さＡ７’
２ｍ第２の定電流源と、第１またに第２の定電流源の雪
泥を入力切換端子からの信号によって選択的に流す手段
とを有することを特徴とする。
次に、本発明について図面を参照して説明する。
第１図に本発明の一実施例の回路図である。第１の入力
端子１にトランジスタＱ１のベースに接続さ九、第２の
入力端子２にトランジスタＱ２のベースに接続さｆｌ、
）ランジスタＱ２のエミッタはトランジスタＱ３の
エミッタと共通接続されると共に定電流源Ｉ３の一端に
接続され、トランジスタＱ１のエミッタはトランジスタ
Ｑ４のエミッタと共通接続さルると共に定電流誹１１の
一端に接続さｎ、トランジスタＱ５のコレクタにトラン
ジスタＱｌ、Ｑ２のコレクタに接続されると共にトラン
ジスタＱ１０のベースに接テされ、トランジスタＱ５の
ベースにトランジスタＱ６のペース及ヒコレクタに接続
さ几る ４ − −１゛−′−゛と共にトランジ スタＱ３．Ｑ４の共通コレクタに接続メれる。トランジ
スタＱ３．Ｑ４のベースに共通接続さｎ抵抗ヲ介してト
ランジスタＱ１０のコレクタに接続ざ几ると共に定電流
の１４の一端に接続さｎｌまた出力端子３に接続さ几る
。トランジスタＱ７のコレクタにトランジスタＱｌ、Ｑ
４の共通エミッタに接続されベースにトランジスタＱｓ
のコレクタに接続されると共に定電流源■２の一為に接
続さ几、トランジスタＱ８のベースにトランジスタＱ９
のベースと共通接続ざ几ると共に入力切換端子４１Ｃ接
続され、トランジスタＱ９のコレクタにトランジスタＱ
２．Ｑ３の共通エミッタに凄４伏されている。トランジ
スタＱ５．．Ｑ６． Ｑ７． Ｑ８゜Ｑ９及びＱｌ
ｏのエミッタに第１の宵念端子５に接続され、定電流婢
Ｅｌ、Ｉ２．Ｉ３．Ｉ４の他端に紺の電飾端子６に接続
されている。
端子１にトランジスタＱ１のベースに接続さ九、第２の
入力端子２にトランジスタＱ２のベースに接続さｆｌ、
）ランジスタＱ２のエミッタはトランジスタＱ３の
エミッタと共通接続されると共に定電流源Ｉ３の一端に
接続され、トランジスタＱ１のエミッタはトランジスタ
Ｑ４のエミッタと共通接続さルると共に定電流誹１１の
一端に接続さｎ、トランジスタＱ５のコレクタにトラン
ジスタＱｌ、Ｑ２のコレクタに接続されると共にトラン
ジスタＱ１０のベースに接テされ、トランジスタＱ５の
ベースにトランジスタＱ６のペース及ヒコレクタに接続
さ几る ４ − −１゛−′−゛と共にトランジ スタＱ３．Ｑ４の共通コレクタに接続メれる。トランジ
スタＱ３．Ｑ４のベースに共通接続さｎ抵抗ヲ介してト
ランジスタＱ１０のコレクタに接続ざ几ると共に定電流
の１４の一端に接続さｎｌまた出力端子３に接続さ几る
。トランジスタＱ７のコレクタにトランジスタＱｌ、Ｑ
４の共通エミッタに接続されベースにトランジスタＱｓ
のコレクタに接続されると共に定電流源■２の一為に接
続さ几、トランジスタＱ８のベースにトランジスタＱ９
のベースと共通接続ざ几ると共に入力切換端子４１Ｃ接
続され、トランジスタＱ９のコレクタにトランジスタＱ
２．Ｑ３の共通エミッタに凄４伏されている。トランジ
スタＱ５．．Ｑ６． Ｑ７． Ｑ８゜Ｑ９及びＱｌ
ｏのエミッタに第１の宵念端子５に接続され、定電流婢
Ｅｌ、Ｉ２．Ｉ３．Ｉ４の他端に紺の電飾端子６に接続
されている。
今、入力切換端子４に高レベルの信号が入力されたとす
ると、トランジスタＱ ７ 、 Ｑ ｓ ｔｒｘ オ
ｙ、トランジスタＱ６ｉオフとなるため、トランジスタ
Ｑ２がオフ、トランジスタＱ１がオンとなり、第１の入
力端子１の入力信号が出力へ伝えられ第２の入力端子２
の入力信号は出力へ伝えられない。
ると、トランジスタＱ ７ 、 Ｑ ｓ ｔｒｘ オ
ｙ、トランジスタＱ６ｉオフとなるため、トランジスタ
Ｑ２がオフ、トランジスタＱ１がオンとなり、第１の入
力端子１の入力信号が出力へ伝えられ第２の入力端子２
の入力信号は出力へ伝えられない。
さらに、入力切換端子４に低レベルの信号が入力さ几た
とすると、トランジスタＱ７．Ｑ８Ｕオフ、トランジス
タＱ６にオンとなるため、トランジスｌ タ
Ｑ１がオフ、トランジスタＱ２がオンとなり、第２の入
力端子２０入力信号が出力へ伝えらｆ′Ｌ。
とすると、トランジスタＱ７．Ｑ８Ｕオフ、トランジス
タＱ６にオンとなるため、トランジスｌ タ
Ｑ１がオフ、トランジスタＱ２がオンとなり、第２の入
力端子２０入力信号が出力へ伝えらｆ′Ｌ。
第１の入力端子ｌの入力信号は出力へ伝えられない。
第３図に本発明の他の実施例である。ここではＮＰＮ型
トランジスタのかわりにＮチャンネル型ＭＯ８）ランジ
スタを用い、ＰＮＰ型トランジスタのかわりにＰチャン
ネル型ＭＯＳトランジスタを用いている。回路動作は第
１図の口語と同様であるので省略する。
トランジスタのかわりにＮチャンネル型ＭＯ８）ランジ
スタを用い、ＰＮＰ型トランジスタのかわりにＰチャン
ネル型ＭＯＳトランジスタを用いている。回路動作は第
１図の口語と同様であるので省略する。
以上説明したように本発明は、入力切換端子に信号が入
力した時に飽和するトランジスタがないので、選択され
ていない入力信号が出力に＠ｎることがなく、このため
２つの入力信号のクロストークを非常に良くすることが
できるという効果がある。
力した時に飽和するトランジスタがないので、選択され
ていない入力信号が出力に＠ｎることがなく、このため
２つの入力信号のクロストークを非常に良くすることが
できるという効果がある。
第１図は本発明の一実施例の回路接続図、第２図に従来
の入力切換回路の回路接続図、第３図は本発明の他の実
施例の回路接続図である。 Ｑ□〜Ｑ２１・・・・・・トランジスタ、Ｉ０〜Ｉ、、
Ｉ工、〜工１３・・・・・・定電流源、Ｒ１−Ｒ１１・
・・・・・抵抗。
の入力切換回路の回路接続図、第３図は本発明の他の実
施例の回路接続図である。 Ｑ□〜Ｑ２１・・・・・・トランジスタ、Ｉ０〜Ｉ、、
Ｉ工、〜工１３・・・・・・定電流源、Ｒ１−Ｒ１１・
・・・・・抵抗。
Claims (1)
- 第１電極が第１の入力端子に接続された第１のトランジ
スタと、第１電極が第２の入力端子に接続され第２電極
が前記第１のトランジスタの第２電極に接続された第２
のトランジスタと、前記第２のトランジスタの第３電極
に第３電極が接続された第３のトランジスタと、前記第
１のトランジスタの第３電極に第３電極が接続された第
４のトランジスタと、前記第１、第４のトランジスタの
第３電極に接続された第１の定電流源と、前記第２、第
３のトランジスタの第３電極に接続された第２の定電流
源と、前記第１または第２の定電流源の電流を入力切換
端子からの信号によって選択的に流す手段とを有するこ
とを特徴とする入力切換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10881086A JPS62264722A (ja) | 1986-05-12 | 1986-05-12 | 入力切換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10881086A JPS62264722A (ja) | 1986-05-12 | 1986-05-12 | 入力切換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62264722A true JPS62264722A (ja) | 1987-11-17 |
Family
ID=14494065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10881086A Pending JPS62264722A (ja) | 1986-05-12 | 1986-05-12 | 入力切換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62264722A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0694913A1 (en) | 1991-08-23 | 1996-01-31 | Fuji Photo Film Co., Ltd. | Magnetic recording medium manufacturing method |
-
1986
- 1986-05-12 JP JP10881086A patent/JPS62264722A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0694913A1 (en) | 1991-08-23 | 1996-01-31 | Fuji Photo Film Co., Ltd. | Magnetic recording medium manufacturing method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3872323A (en) | Differential to single ended converter circuit | |
| GB1453732A (en) | Current mirror amplifiers | |
| US4366442A (en) | Amplifier with muting circuit | |
| US3486124A (en) | Power supply amplifier having means for protecting the output transistors | |
| JPS62264722A (ja) | 入力切換装置 | |
| GB1357620A (en) | Differential amplifier | |
| US4386325A (en) | Circuit arrangement for reproducing in an output circuit a current flowing in an input circuit | |
| GB1399899A (en) | Amplifier circuits using complementary-symmetry transistors | |
| JPH03203410A (ja) | レベル変換回路 | |
| JP2845610B2 (ja) | 差動増幅回路 | |
| EP0025950B1 (en) | Amplifier device | |
| US4588961A (en) | Amplifier with extended output drive capability | |
| JP3039174B2 (ja) | スイッチ回路 | |
| US3868586A (en) | Differential amplifier having a short response time | |
| JPH0322619A (ja) | ディジタル論理回路 | |
| JPS61126694A (ja) | サンプルホ−ルド回路用スイツチ回路 | |
| JPH11284448A (ja) | 差動増幅器 | |
| JPH03220816A (ja) | Ｅｃｌ―ｔｔｌ変換回路 | |
| JPH01305609A (ja) | 出力回路 | |
| GB1431565A (en) | Cascade amplifier using complementary conductivity transistors | |
| JPS595744A (ja) | スイツチング回路 | |
| JPS62176314A (ja) | 差動増幅回路 | |
| GB878649A (en) | Improvements in circuit arrangements for clamping a signal to a reference potential | |
| JPS63208312A (ja) | 増幅装置 | |
| JPH0113228B2 (ja) |