JPS62262105A - プログラマブルコントロ−ラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、工作機械のシーケンス制御をマイクロプロセ
ッサなどを使用してラダー処理により実行するプログラ
マブルコントローラに関する。

（従来の技術） 通常のプログラマブルコントローラによるラダーの処理
は、ラダーダイヤグラムに対応する処理プログラムを作
成し、それをアドレスに従って呼出し入出力データとの
間で一定の縁り返し演算を行なうことにより処理されて
いる。これは、実際のリレー回路でシーケンス制御回路
を組立てるものと異なって、複雑なラダーの処理の場合
にプログラムの作成が容易になり、しかも信頼性が高い
などの利点がある。

（発明が解決しようとする問題点） このような従来のスキャニング方式のプログラマブルコ
ントローラは、メモリに格納されたシーケンスプログラ
ムの解読が時間的にシリアルに行なわれるため、ラダー
が長くなるときにはプロセッサの処理速度が小さいと、
シーケンス制御の対象機器の動作速度に対処できなくな
る恐れが生じる、しかも、外部入力機器に対応するリレ
ー条件のすべてを内部のメモリに読み込むとともに、入
力信号の種類の大部分に変化がなくても、すべてのラダ
ーダイヤグラムを走らせなくてはならないので、処理時
間の無駄が大きいという問題点があった。

本発明の目的は、このような従来技術の持つ問題点を解
消し、変化する入力信号についてのみ処理プログラムを
解読して、ステップ数の多いプログラムを高速で処理で
き、処理時間の無駄をなくすようにしたプログラマブル
コントローラヲ提供しようとするものである。

（問題点を解決するための手段） 本発明によれば、シーケンス制御をラダー処理プログラ
ムに従って一定の縁り返し演算により実行するプログラ
マブルコントローラにおいテ、外部入力機器からの入力
信号および内部コントロールリレーの状態を記憶する記
憶手段と、この記憶手段への入力状態の変化をビット単
位で検出するビットアドレス検出手段と、ビットアドレ
スと前記ラダー処理プログラムをその出力リレー単位で
分割する先頭アドレスとを対応させるアドレス参照手段
と、このアドレス参照手段により特定された処理プログ
ラムを順次解読するとともにこ゛のプログラム実行によ
り生じる内部コントロールリレーの状態変化を前記記憶
手段に転送する演算処理手段とを具備したことを特徴と
するプログラマブルコントローラを提供できる。

（作用） 本発明装置では、入力信号の変化を検出して、それに基
き実行すべきラダー処理の先頭アドレスを参照して、順
次必要なプログラムのみを解読しているので、一度に変
化する入力信号の数が限定されている場合には特に、ラ
ダーが長くなっても処理時間に無駄がすくない。

、（実施例） 以下、本発明の一実施例を図面に従って詳細に説明する
。

第３図は、工作機械の複雑なシーケンス制御を行なうＮ
Ｃ装置と一体に使用されるシーケンス用ＰＣ（プログラ
マブルコントローラ）の基本構成を示すブロック図であ
る。

機械操作盤や、各種の外部入力機器例えば押しボタン、
リレー接点あるいはリミットスイッチなどからの入力信
号は、入力レシーバ１０を介してＰＣ本体２０に供給さ
れる。ＰＣ本体２０は、演算部とメモリ部とから構成さ
れ、メモリ部には。

あらかじめ編集されたラダー処理プログラムや。

入出力情報が格納されている。この処理プログラムに従
って一定の綴り返し演算を演算部にて行ない、ＰＣ本体
２０からの出力信号は、シーケンスの解読結果として出
力ドライバ３０を介して工作機械や、各種の外部出力機
器例えば電磁開閉器、ソレノイドパルプあるいは表示用
のランプなどに与えられたり、内部コントロールリレー
の状態設定信号として出力されメモリ内に保持される。

なお、これら入力レシーバ１Ｏ１ＰＣ本体２０、出力ド
ライバ３０は、Ｎ０部４０と接続され１通常のラダーに
対応したサイクリックなプログラム処理を実行すること
ができる。

第１図は、上記ＰＣ本体２０におけるラダー処理方式の
一例を示すブロック図で、ＲＡＭ構成のメモリエリアｌ
には、前記入力レシーｔ＜　Ｉ　Ｑからの入力信号によ
り逐次更新された入力イメージが記憶されるとともに、
仮想的なコントロールリレーのビット状態として記憶さ
れるラダーの内部状態も演算結果に従って更新記憶され
ている。このメモリエリア１は、少な（とも直前のイメ
ージを保存して、それが更新される毎にビットアドレス
検出器２に出力され、入力状態の変化をビット単位で検
出するようにしている。３は、ＲＯＭ構成のプログラム
メモリで、このプログラムメモリ３には、ラダー処理プ
ログラムとともに、それに対応して組立てられたアドレ
ス参照テーブルが含まれている。このアドレス参照テー
ブルは、次に詳述するように、検出されたビットアドレ
スとラダー処理プログラムをその出力リレー単位で分割
したときの先頭アドレスとを対応させるためのもので、
ラダーに対応したプログラム処理を実行するアドレスカ
ウンタの実行先頭アドレスを参照するために使用される
。

第２図は、上記プログラムメモリ３におけるラダー処理
の実行手順を示す一例である。

いま、前記ビットアドレス検出器ｌが入力信号又は内部
コントロールリレーの変化を捕え、不一致ビットとして
アドレス０，１．２が供給されたとすると、これらビッ
トアドレスを処理の中に含むラダー処理プログラムの全
先頭アドレスが一覧できるように作成されたテーブル（
ＪＭＰテーブル）の参照アドレスを順次読み出して、そ
こに書き込まれている実行すべきラダー処理の先頭アド
レスから順次必要なプログ２ムのみを解読していく、ラ
ダー処理プログラムは、あらかじめラダーの処理ブロッ
ク単位でその最終ワードにリターン命令が記入されてい
て、テーブルの指示する処理ブロックのみが順次実行さ
れる。つまり、すべてのラダー処理プログラムについて
サイクリックな解読は行なわず、変化が検出されたビッ
トアドレスに対応する処理のみを行なって、出力ドライ
バ３０や内部コントロールリレーへの出力を形成するよ
うにしている。

このように、ラダーの入力ビットの変化を検出し、かつ
出力リレー単位でラダー先頭アドレスを参照するアドレ
ステーブルを作成しておくことで、変化した入力に関わ
る処理のみを実行することができるので、ラダーのステ
ップが増加しても、処理に要する時間を簡約でき、シー
ケンス制御の対象機器の動作速度に確実に対処できる。

（発明の効果） 以上説明したように、本発明によれば、ステップ数の多
いプログラムを高速で処理でき、処理時間の無駄をなく
すようにしたプログラマブルコントローラを提供でさる
。

【図面の簡単な説明】

第１図は１本発明の一実施例を示すブロック図、第２図
は、ラダー処理の実行手順の一例を示す動作説明図、第
３図は、シーケンス用プログラマブルコントローラの基
本構成を示すブロック図である。 ｌ・・・メモリエリア、２・・・ビットアドレス検出器
、３・・・プログラムメモリ、１０・・・入力レシーバ
、２０・・・ＰＣ本体、３０・・・出力ドライバ。 特許出願人　ファナック株式会社 代　　理　　人　　弁理士　　辻　　　　　實第１図 第２図 アドレス侮呼、−１−フＪし

Claims (1)

【特許請求の範囲】
1. シーケンス制御をラダー処理プログラムに従って実行す
   るプログラマブルコントローラにおいて、外部入力機器
   からの入力信号および内部コントロールリレーの状態を
   記憶する記憶手段と、この記憶手段への入力状態の変化
   をビット単位で検出するビットアドレス検出手段と、ビ
   ットアドレスと前記ラダー処理プログラムをその出力リ
   レー単位で分割する先頭アドレスとを対応させるアドレ
   ス参照手段と、このアドレス参照手段により特定された
   処理プログラムを順次解読するとともにこのプログラム
   実行により生じる内部コントロールリレーの状態変化を
   前記記憶手段に転送する演算処理手段とを具備したこと
   を特徴とするプログラマブルコントローラ。