JPS62261145A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS62261145A JPS62261145A JP61104251A JP10425186A JPS62261145A JP S62261145 A JPS62261145 A JP S62261145A JP 61104251 A JP61104251 A JP 61104251A JP 10425186 A JP10425186 A JP 10425186A JP S62261145 A JPS62261145 A JP S62261145A
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000004519 manufacturing process Methods 0.000 title claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 27
- 238000009792 diffusion process Methods 0.000 claims abstract description 21
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 20
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 19
- 229910052751 metal Inorganic materials 0.000 claims abstract description 14
- 239000002184 metal Substances 0.000 claims abstract description 14
- 239000002131 composite material Substances 0.000 claims abstract description 7
- 230000002265 prevention Effects 0.000 claims description 15
- 238000002844 melting Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 10
- 230000008018 melting Effects 0.000 claims description 5
- 229910001385 heavy metal Inorganic materials 0.000 abstract description 8
- 239000012535 impurity Substances 0.000 abstract description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 4
- 229910052681 coesite Inorganic materials 0.000 abstract 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract 2
- 239000000377 silicon dioxide Substances 0.000 abstract 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract 2
- 229910052682 stishovite Inorganic materials 0.000 abstract 2
- 229910052905 tridymite Inorganic materials 0.000 abstract 2
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 239000003870 refractory metal Substances 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- VZGDMQKNWNREIO-UHFFFAOYSA-N tetrachloromethane Chemical compound ClC(Cl)(Cl)Cl VZGDMQKNWNREIO-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ポリ５ｉｌＩｉ上に形成した高融点金属またはそのシリ
サイドの下部配線層上に絶縁膜層を介して上部配線層を
形成するに際して、拡散阻止層としてのＳｉＮ膜または
ポリＳｉ膜と、５ｉ０２膜との複合膜とすることにより
、絶縁膜層の絶縁耐圧の劣化を防止する。
サイドの下部配線層上に絶縁膜層を介して上部配線層を
形成するに際して、拡散阻止層としてのＳｉＮ膜または
ポリＳｉ膜と、５ｉ０２膜との複合膜とすることにより
、絶縁膜層の絶縁耐圧の劣化を防止する。
本発明は半導体装置に係わり、特にの高融点金属または
そのシリサイドを用いた配線の構造とその製造方法に関
する。
そのシリサイドを用いた配線の構造とその製造方法に関
する。
半導体装置の電極配線として良好な電気伝導度を有し且
つ耐熱性がよいので高融点金属またはそのシリサイドが
多く使用されるが、この材料を用いた電極配線は、スパ
ッタリング時に取り込まれるＦｅｓ Ｎ１％ ＣＬＩ等
の重金属不純物を含み、これが絶縁膜に拡散して配線間
の耐圧を低下すると云う問題を有し、これの解決が望ま
れている。
つ耐熱性がよいので高融点金属またはそのシリサイドが
多く使用されるが、この材料を用いた電極配線は、スパ
ッタリング時に取り込まれるＦｅｓ Ｎ１％ ＣＬＩ等
の重金属不純物を含み、これが絶縁膜に拡散して配線間
の耐圧を低下すると云う問題を有し、これの解決が望ま
れている。
第３図（ａ）〜（ｃ）は従来例における配線形成工程を
説明するための断面模式図である。
説明するための断面模式図である。
第３図（ａ）はシリサイドの下部配線層とその下層のポ
リＳ ｉ ＭＵをパターニングした状態を示す。
リＳ ｉ ＭＵをパターニングした状態を示す。
この図において、１なるＳｉ基板面上に約３００人着形
成、更にその上にスパッタリング法で厚さ約２０００人
のモリブデンシリサイド（ＭｏＳｉｚ） ４を被覆形
成し、ついでＭｏ５ｉｚ ４およびポリＳｉ膜３をパ
ターニングする。
成、更にその上にスパッタリング法で厚さ約２０００人
のモリブデンシリサイド（ＭｏＳｉｚ） ４を被覆形
成し、ついでＭｏ５ｉｚ ４およびポリＳｉ膜３をパ
ターニングする。
第３図（ｂ）はＳｉｎ、膜を被覆した状態を示す。
ＣＶＤ法によりＳｉＯ□膜８を厚さ約２０００大破着す
る。
る。
第３図（ｃ）は上部配線層を被着形成した状態を示す。
上部配線層としてポリＳｉ膜７を厚さ約２０００人波着
後パターニングする。
後パターニングする。
この方法によると、Ｍｏ５ｉｚ ４をスパッタリングす
るとき、Ｍｏ５ｉｚ ４ 中にＦｅ、 Ｎｉｓ Ｃｕ
等の重金属不純物が混入し、これが５ｉＯｚ膜８に拡散
して入るため、このＳｉＯ□膜８の絶縁膜層の絶縁耐圧
が劣化するという欠点がある。
るとき、Ｍｏ５ｉｚ ４ 中にＦｅ、 Ｎｉｓ Ｃｕ
等の重金属不純物が混入し、これが５ｉＯｚ膜８に拡散
して入るため、このＳｉＯ□膜８の絶縁膜層の絶縁耐圧
が劣化するという欠点がある。
このことは他の高融点金属のシリサイドにあっても、又
高融点金属そのものの下部配線層にあっても同様で、重
金属不純物がＳｉＯ□ｒＩＩＪ、層を汚染する。
高融点金属そのものの下部配線層にあっても同様で、重
金属不純物がＳｉＯ□ｒＩＩＪ、層を汚染する。
高融点金属またはそのシリサイドの下部配線層の周りを
重金属を通さない拡散阻止膜とＳｉｎｇ膜層で被覆する
ことにより、絶縁膜層の絶縁耐圧を良好に維持する。
重金属を通さない拡散阻止膜とＳｉｎｇ膜層で被覆する
ことにより、絶縁膜層の絶縁耐圧を良好に維持する。
上記問題点の解決は、ポリＳｉ膜（３）上に形成された
高融点金属またはそのシリサイドの下部配線層（４）と
、この下部配線層（４）を被覆する拡散阻止膜 （５）
とＳｉｎ、膜（６）よりなる複合膜と、この複合膜の上
に形成された上部配線層（７）とを有する本発明による
半導体装置により達成される。
高融点金属またはそのシリサイドの下部配線層（４）と
、この下部配線層（４）を被覆する拡散阻止膜 （５）
とＳｉｎ、膜（６）よりなる複合膜と、この複合膜の上
に形成された上部配線層（７）とを有する本発明による
半導体装置により達成される。
特に前記拡散阻止膜（５）をＳｉＮ膜とすることにより
本発明は容易に実施することが出来る。
本発明は容易に実施することが出来る。
特に、前記拡散阻止膜（５）をポリＳｉ膜とすることに
より本発明は容易に実施することが出来る。
より本発明は容易に実施することが出来る。
更にまた、ポリＳｉ膜（３）上に高融点金属またはその
シリサイドの下部配線層（４）を形成し、これらポリＳ
ｉ膜（３）および下部配線層（４）をパターニングし、
この下部配線層（４）の表面に、ポリＳｉよりなる拡散
阻止膜（５）を被覆形成しその上に５ｔｏｚＪＩ欠（６
）を被着するか、又はＳｉＮ膜よりなる拡散阻止膜（５
）とＳｉｎ、膜（６）との複合膜を形成し、 しかる後
に上部配線Ｎ（７）を形成する本発明による半導体装置
の製造方法により達成される。
シリサイドの下部配線層（４）を形成し、これらポリＳ
ｉ膜（３）および下部配線層（４）をパターニングし、
この下部配線層（４）の表面に、ポリＳｉよりなる拡散
阻止膜（５）を被覆形成しその上に５ｔｏｚＪＩ欠（６
）を被着するか、又はＳｉＮ膜よりなる拡散阻止膜（５
）とＳｉｎ、膜（６）との複合膜を形成し、 しかる後
に上部配線Ｎ（７）を形成する本発明による半導体装置
の製造方法により達成される。
高融点金属またはそのシリサイドの下部配線層の周囲を
、ＳｉＮ膜またはポリＳｉ膜層を拡散阻止層とする絶縁
膜層で取り囲むと、重金属不純物はこの層を拡散しない
ため、絶縁膜層の耐圧が保持される。
、ＳｉＮ膜またはポリＳｉ膜層を拡散阻止層とする絶縁
膜層で取り囲むと、重金属不純物はこの層を拡散しない
ため、絶縁膜層の耐圧が保持される。
第１図（ａ）〜（ｃ）は本発明の実施例（１）における
配線形成工程を説明するための断面模式図である。
配線形成工程を説明するための断面模式図である。
これら図において、第３図と同一名称のものは同一符号
で示す。
で示す。
第１図（ａ＞はシリサイドの下部配ｍｉとその下のポリ
Ｓｉ膜をパターニングした状態を示す。
Ｓｉ膜をパターニングした状態を示す。
この図において、１なるＳｉ基板面上に約３００人の厚
さのＳｉＯ□膜２を形成し、その上にＮ型の不純物をド
ープしたポリＳｉ膜３を厚さ約２０００人、ＣＶＤ法で
被着形成、更にその上にスパッタリング法で厚さ約２０
００人のＭｏ５ｉｚ ４を被覆形成し、ついでＭｏ５ｉ
ｚ ４およびポリＳｉ膜３をパターニングする。
さのＳｉＯ□膜２を形成し、その上にＮ型の不純物をド
ープしたポリＳｉ膜３を厚さ約２０００人、ＣＶＤ法で
被着形成、更にその上にスパッタリング法で厚さ約２０
００人のＭｏ５ｉｚ ４を被覆形成し、ついでＭｏ５ｉ
ｚ ４およびポリＳｉ膜３をパターニングする。
第１図（ｂ）は５ｉ０２膜を被覆した状態を示す。
ＣＶＤ法により拡散阻止膜としてＳｉＮ膜５を厚さ約１
０００人着する。
０００人着する。
更にその上にＣＶＤ法により５ｔ０２膜６を厚さ１５０
０Ａ披着する。
０Ａ披着する。
第１図（ｃ）は上部配線層を被覆形成した状態を示す。
上部配線層としてポリＳｉ膜７を厚さ約２０００人波着
、パターニングしたものである。
、パターニングしたものである。
またシリサイドの周りに形成する絶縁膜層を５ｉＮ−５
ｉ０２とする替わりに、５ｉ（ｈ ＳｉＮ −Ｓｉｎ
ｇあるいはＳｉＯ□−５ｉＮとしても同様な結果を得る
ことが出来る。
ｉ０２とする替わりに、５ｉ（ｈ ＳｉＮ −Ｓｉｎ
ｇあるいはＳｉＯ□−５ｉＮとしても同様な結果を得る
ことが出来る。
第２図（ａ）〜（ｅ）は本発明の実施例（２）における
配線形成工程を説明するための断面模式図である。
配線形成工程を説明するための断面模式図である。
第２図（ａ）はポリ５ｉ５ａとその下層の下部配線層の
シリサイドのＭ層４とポリ５ｉｌｌ欠３をパターニング
した状態を示す。
シリサイドのＭ層４とポリ５ｉｌｌ欠３をパターニング
した状態を示す。
この図において、１なるＳｉ基板面上に約３００人の厚
さのＳｉＯ□膜２を形成し、その上にＮ型の不純物をド
ープしたポリＳｉ膜３を厚さ約２０００人、ＣＶＤ法で
被着形成、更にその上にスパッタリング法で厚さ約２０
００人のＭｏ５ｉｚ ４を被覆形成し、更にこの上に拡
散阻止膜としての、厚さ約１０００人のポリ５ｉ５ａを
ＣＶＤ法で形成する。
さのＳｉＯ□膜２を形成し、その上にＮ型の不純物をド
ープしたポリＳｉ膜３を厚さ約２０００人、ＣＶＤ法で
被着形成、更にその上にスパッタリング法で厚さ約２０
００人のＭｏ５ｉｚ ４を被覆形成し、更にこの上に拡
散阻止膜としての、厚さ約１０００人のポリ５ｉ５ａを
ＣＶＤ法で形成する。
ついで、ポリＳｉ ５ ａ 、 ＭｏＳｉ２４、ポリＳ
ｉ膜３の３Ｎをパターニングする。
ｉ膜３の３Ｎをパターニングする。
第２図（ｂ）はポリＳｉ膜を被覆した状態を示す。
拡散阻止膜として、ドープあるいはノンドープのポリ５
ｉ５ｂをＣＶＤ法で厚さ約２０００人全面に被覆する。
ｉ５ｂをＣＶＤ法で厚さ約２０００人全面に被覆する。
第２図（ｃ）はポリＳｉのサイドウオールを形成した状
態を示す。
態を示す。
ポリ５ｉ５ｂに異方性ドライエツチングを行い、垂直方
向の厚さをほぼ１０００人均等大域らす。
向の厚さをほぼ１０００人均等大域らす。
異方性ドライエツチングは、ＣＣｌ４． ＋ ０□、Ｉ
Ｔｏｒｒ、３００Ｗで行う。
Ｔｏｒｒ、３００Ｗで行う。
第２図（ｄ）はＳｉｎ、膜の絶縁膜層６を被着した状態
を示す。
を示す。
この図において、Ｓｉｎｇ膜６を約２０００人、ＣＶＤ
法で被着形成する。
法で被着形成する。
第２図（ｅ）は上部配線層を被着形成した状態を示す。
上部配線層としてのポリ５ｔｌＦＪ７を厚さ約２０００
人波着、パターニングする。
人波着、パターニングする。
実施例（１）、（２）共に下部配、ｖＩ層４としてシリ
サイドＭｏＳ ｉ ２を用いたものについて説明したが
、下部配線層４が他の高融点金属のシリサイドであって
も、また高融点金属自体であっても、同様な方法で良好
な結果を得ることが出来る。
サイドＭｏＳ ｉ ２を用いたものについて説明したが
、下部配線層４が他の高融点金属のシリサイドであって
も、また高融点金属自体であっても、同様な方法で良好
な結果を得ることが出来る。
高融点金属またはそのシリサイドの下部配線層をＳｉＮ
膜あるいはポリＳｉ等の重金属を通しにくい膜層をもつ
絶縁膜層で包むことにより絶縁耐圧の低下を防止する。
膜あるいはポリＳｉ等の重金属を通しにくい膜層をもつ
絶縁膜層で包むことにより絶縁耐圧の低下を防止する。
第１図（ａ）〜（ｃ）は本発明の実施例（１）における
配線形成工程を説明するための断面模式図、第２図（ａ
）〜（ｅ）は本発明の実施例（２）における配線形成工
程を説明するための断面模式図、第３図（ａ）〜（ｃ）
は従来例における配線形成工程を説明するための断面模
式図である。 図において、 】はＳｉ基板、 ２はＳｉＯ□膜、 ３はポリＳｉ膜、 ４は上部配線層（ＭｏＳｉＪ 、 ５は拡散阻止膜、 ５ａ、５ｂは拡散阻止！模（ポリＳｉ）、５Ｃはサイド
ウオール、 ６はＳｉＯ□膜、 ７は上部配線層（ポリＳｔ） 隼１ 目
配線形成工程を説明するための断面模式図、第２図（ａ
）〜（ｅ）は本発明の実施例（２）における配線形成工
程を説明するための断面模式図、第３図（ａ）〜（ｃ）
は従来例における配線形成工程を説明するための断面模
式図である。 図において、 】はＳｉ基板、 ２はＳｉＯ□膜、 ３はポリＳｉ膜、 ４は上部配線層（ＭｏＳｉＪ 、 ５は拡散阻止膜、 ５ａ、５ｂは拡散阻止！模（ポリＳｉ）、５Ｃはサイド
ウオール、 ６はＳｉＯ□膜、 ７は上部配線層（ポリＳｔ） 隼１ 目
Claims (1)
- 【特許請求の範囲】 〔１〕ポリＳｉ膜（３）上に形成された高融点金属また
はそのシリサイドの下部配線層（４）と、この下部配線
層（４）を被覆する拡散阻止膜（５）とＳｉＯ＿２膜（
６）よりなる複合膜と、この複合膜の上に形成された上
部配線層（７）とを 有することを特徴とする半導体装置。 〔２〕前記拡散阻止膜（５）がＳｉＮ膜であることを特
徴とする特許請求の範囲第１項記載の半導体装置。 〔３〕前記拡散阻止膜（５）がポリＳｉ膜であることを
特徴とする特許請求の範囲第１項記載の半導体装置。 〔４〕ポリＳｉ膜（３）上に高融点金属またはそのシリ
サイドの下部配線層（４）を形成し、これらポリＳｉ膜
（３）および下部配線層（４）をパターニングし、 この下部配線層（４）の表面に、ポリＳｉよりなる拡散
阻止膜（５）を被覆形成しその上にＳｉＯ＿２膜（６）
を被着するか、又はＳｉＮ膜よりなる拡散阻止膜（５）
とＳｉＯ＿２膜（６）との複合膜を形成し、しかる後に
上部配線層（７）を形成する ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61104251A JP2570263B2 (ja) | 1986-05-07 | 1986-05-07 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61104251A JP2570263B2 (ja) | 1986-05-07 | 1986-05-07 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62261145A true JPS62261145A (ja) | 1987-11-13 |
| JP2570263B2 JP2570263B2 (ja) | 1997-01-08 |
Family
ID=14375715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61104251A Expired - Fee Related JP2570263B2 (ja) | 1986-05-07 | 1986-05-07 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2570263B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6317544A (ja) * | 1986-07-10 | 1988-01-25 | Seiko Instr & Electronics Ltd | 不揮発性メモリおよびその製造方法 |
| JPH07202166A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 半導体装置 |
| US7649261B2 (en) | 1996-07-18 | 2010-01-19 | Fujitsu Microelectronics Limited | Highly integrated and reliable DRAM and its manufacture |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60252528A (ja) * | 1984-05-30 | 1985-12-13 | Fuji Yusoki Kogyo Co Ltd | 包袋搬送・積層装置 |
-
1986
- 1986-05-07 JP JP61104251A patent/JP2570263B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60252528A (ja) * | 1984-05-30 | 1985-12-13 | Fuji Yusoki Kogyo Co Ltd | 包袋搬送・積層装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6317544A (ja) * | 1986-07-10 | 1988-01-25 | Seiko Instr & Electronics Ltd | 不揮発性メモリおよびその製造方法 |
| JPH07202166A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 半導体装置 |
| US7649261B2 (en) | 1996-07-18 | 2010-01-19 | Fujitsu Microelectronics Limited | Highly integrated and reliable DRAM and its manufacture |
| US8143723B2 (en) | 1996-07-18 | 2012-03-27 | Fujitsu Semiconductor Limited | Highly integrated and reliable DRAM and its manufacture |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2570263B2 (ja) | 1997-01-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |