JPS62248259A - 二重誘電体ｍｏｓゲート絶縁装置とその形成方法 - Google Patents
二重誘電体ｍｏｓゲート絶縁装置とその形成方法Info
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- JPS62248259A JPS62248259A JP62036864A JP3686487A JPS62248259A JP S62248259 A JPS62248259 A JP S62248259A JP 62036864 A JP62036864 A JP 62036864A JP 3686487 A JP3686487 A JP 3686487A JP S62248259 A JPS62248259 A JP S62248259A
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- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明はＭＯＳＦＥＴＯ８ＦＥＴ装置に具体的に云え
ば、ＭＯＳＦＥＴ装置の二重誘電体ゲート装置とこの装
置の製法に関する。
ば、ＭＯＳＦＥＴ装置の二重誘電体ゲート装置とこの装
置の製法に関する。
従来の技術及び問題点
ＭＯ３ＦＥＴ装置を製造する時の重要な歩留りの低下は
、二酸化シリコンの成長の間又はその後の金属処理中の
粒子状物質によるものである。こういう影響を少′なく
する為に誘電体を一層厚手にすれば、装置のトランスコ
ンダクタンスがそれに応じて低下する鍮向がある。更に
、普通の金属又はポリシリコン・ゲート禍造は、電界の
強さに対して容赦がなく、従ってＥＳＣの影響を受は易
い。
、二酸化シリコンの成長の間又はその後の金属処理中の
粒子状物質によるものである。こういう影響を少′なく
する為に誘電体を一層厚手にすれば、装置のトランスコ
ンダクタンスがそれに応じて低下する鍮向がある。更に
、普通の金属又はポリシリコン・ゲート禍造は、電界の
強さに対して容赦がなく、従ってＥＳＣの影響を受は易
い。
普通の二酸化シリコン・ゲート装置は、トラップ効果の
為に湿気の影響を受は易い。
為に湿気の影響を受は易い。
ゲート酸化物の欠陥が、ＭＯＳＦＥＴ装置の歩留りが低
下する最大のメカニズムの１つである。
下する最大のメカニズムの１つである。
この故障のメカニズムは、＜１００＞の平面状の面に対
して５４．７°斜めの平面にチャンネル領域がある様な
電力用ＶＭＯ８装置では一層痛切である。薄い酸化物に
伴なうピンホール又はその他の欠陥による歩留りの低下
を少なくする為には、二酸化シリコン・グー１へを厚く
することが絶対命令である。都合の悪いことに、この様
に厚いゲートの酸化物が装置のトランスコンダクタンス
を減少させる。これは、ゲート酸化物の比静電容量に比
例する装置の重要なパラメータである。現在のポリシリ
コン・ゲート技術は、熱的な二酸化シリコンに重なる燐
をドープしたポリシリコンの厚い（典型的には５．００
０人）層を用いている。この様に著しくドープされたポ
リシリコン層がＭＯＳＦＥＴのゲート電極として作用す
る。この燐をドープした厚いポリシリコン・ゲートは、
その後の化学的な処理の間、その下にあるゲート酸化物
を保護りる助けになるが、薄い二酸化シリコン中のピン
ホール又は微孔を介してのゲート基板間の短絡の問題を
軽減するものではない。更に、燐を著しくドープしたポ
リシリコンに対して接触するアルミニウムは、湿気が存
在する時、電気化学的な腐食を起す傾向があり、こうし
て重大な信頼性を損うメカニズムとなる。
して５４．７°斜めの平面にチャンネル領域がある様な
電力用ＶＭＯ８装置では一層痛切である。薄い酸化物に
伴なうピンホール又はその他の欠陥による歩留りの低下
を少なくする為には、二酸化シリコン・グー１へを厚く
することが絶対命令である。都合の悪いことに、この様
に厚いゲートの酸化物が装置のトランスコンダクタンス
を減少させる。これは、ゲート酸化物の比静電容量に比
例する装置の重要なパラメータである。現在のポリシリ
コン・ゲート技術は、熱的な二酸化シリコンに重なる燐
をドープしたポリシリコンの厚い（典型的には５．００
０人）層を用いている。この様に著しくドープされたポ
リシリコン層がＭＯＳＦＥＴのゲート電極として作用す
る。この燐をドープした厚いポリシリコン・ゲートは、
その後の化学的な処理の間、その下にあるゲート酸化物
を保護りる助けになるが、薄い二酸化シリコン中のピン
ホール又は微孔を介してのゲート基板間の短絡の問題を
軽減するものではない。更に、燐を著しくドープしたポ
リシリコンに対して接触するアルミニウムは、湿気が存
在する時、電気化学的な腐食を起す傾向があり、こうし
て重大な信頼性を損うメカニズムとなる。
アルミニウム／窒化シリコン／二酸化シリコンの二重誘
電体ゲート構造が用いられている。窒化シリコンはアル
カリ・イオンの移動を通さないが、有害な記憶作用があ
り（メモリ以外の装置に用いたとき）、比誘電率が５．
８乃至６．１で、二酸化シリコンに較べて比誘電率の利
点が僅かしかない。デポジットされた窒化シリコン被膜
は、７゜０℃で成長さびた時、大間の引張り応力（約５
×１０ ゲイン／ｃｍ”）が組込まれており、その結果
窒化シリコン被膜では、剥離及びひず割れは言過に起る
問題である。
電体ゲート構造が用いられている。窒化シリコンはアル
カリ・イオンの移動を通さないが、有害な記憶作用があ
り（メモリ以外の装置に用いたとき）、比誘電率が５．
８乃至６．１で、二酸化シリコンに較べて比誘電率の利
点が僅かしかない。デポジットされた窒化シリコン被膜
は、７゜０℃で成長さびた時、大間の引張り応力（約５
×１０ ゲイン／ｃｍ”）が組込まれており、その結果
窒化シリコン被膜では、剥離及びひず割れは言過に起る
問題である。
単結晶／二酸化シリコンｗ面に於１ノる応力及び歪みも
問題であった。これは界面の応力と歪みが二酸化シリコ
ンの電子的な性質に及ぼす影響が大きいからである。前
退、熱成長の二酸化シリコンは圧縮応力状態にある。単
結晶シリコンと二酸化シリコンの間の応力と歪みの違い
により、単結晶／二酸化シリコン界面に於ける化学結合
の強さが弱くなる。ジャーナルオブエレクトロケミカル
・ソサエティ：ソリッド・ステート・サイ１ンス・アン
ド・エフノロジー誌、１９８４年１２月号、第２９６９
頁乃至２９７４頁所載のへルツォークの論文「硼素及び
ゲルマニウムでドープされたシリコン・エピタキシャル
層のＸ線検査」により、硼素及びシリコンに較べて、そ
の原子半径が一層大ぎい為に、ゲルマニウム原子で反対
ドープした時の、著しく硼素でドープされたシリコン・
エピタキシャル層に於ける応力除去が実証されている。
問題であった。これは界面の応力と歪みが二酸化シリコ
ンの電子的な性質に及ぼす影響が大きいからである。前
退、熱成長の二酸化シリコンは圧縮応力状態にある。単
結晶シリコンと二酸化シリコンの間の応力と歪みの違い
により、単結晶／二酸化シリコン界面に於ける化学結合
の強さが弱くなる。ジャーナルオブエレクトロケミカル
・ソサエティ：ソリッド・ステート・サイ１ンス・アン
ド・エフノロジー誌、１９８４年１２月号、第２９６９
頁乃至２９７４頁所載のへルツォークの論文「硼素及び
ゲルマニウムでドープされたシリコン・エピタキシャル
層のＸ線検査」により、硼素及びシリコンに較べて、そ
の原子半径が一層大ぎい為に、ゲルマニウム原子で反対
ドープした時の、著しく硼素でドープされたシリコン・
エピタキシャル層に於ける応力除去が実証されている。
問題点を解決する為の手段及び作
この発明は随意選択によってゲルマニウムで反対ドープ
された、単結晶シリコン基板の表面又は終端部に二酸化
シリコン誘電体被膜を持つ二重誘電体グー１− ＶＲ置
を提案する。この装置は従来技術について上に述べた欠
点を解決し、熱成長の二酸化シリコン中にゲルマニウム
を導入すると共に、二酸化シリコンの応力除去を行なう
ことにより、酸化物固定電荷密度が一層低いことによっ
（、表面移動度を高めた。このゲート装置は広い範囲の
種々のＭＯＳＦＥＴの用途に用いることが出来、電界が
分布している為に、従来のゲート構造よりも静電放電（
ＥＳＤ）の影響を受けることが本質的に一層少ない。
された、単結晶シリコン基板の表面又は終端部に二酸化
シリコン誘電体被膜を持つ二重誘電体グー１− ＶＲ置
を提案する。この装置は従来技術について上に述べた欠
点を解決し、熱成長の二酸化シリコン中にゲルマニウム
を導入すると共に、二酸化シリコンの応力除去を行なう
ことにより、酸化物固定電荷密度が一層低いことによっ
（、表面移動度を高めた。このゲート装置は広い範囲の
種々のＭＯＳＦＥＴの用途に用いることが出来、電界が
分布している為に、従来のゲート構造よりも静電放電（
ＥＳＤ）の影響を受けることが本質的に一層少ない。
即ち、この二重誘電体の考えは、その下にある二酸化シ
リコンを保護し、電界を二重誘電体に分布させ、その下
にある二酸化シリコンに対する欠陥を電流で１Ｉ１１１
限し、二酸化シリコンの酸化物固定電荷密度及び移動性
イオン密度を減少し、金属処理に対して二酸化シリコン
を影響を受【ノない様にすると共に、誘電体の絶縁強度
を高める様に作用することにより、単結晶領域に一番近
い誘電体を保護すると共に強化することにより、ゲート
の性能を改善する。更にこの発明はゲート構造のＥＳＤ
能力を高める。最後にこの発明は大間低コスト製造技術
と両立し得る。
リコンを保護し、電界を二重誘電体に分布させ、その下
にある二酸化シリコンに対する欠陥を電流で１Ｉ１１１
限し、二酸化シリコンの酸化物固定電荷密度及び移動性
イオン密度を減少し、金属処理に対して二酸化シリコン
を影響を受【ノない様にすると共に、誘電体の絶縁強度
を高める様に作用することにより、単結晶領域に一番近
い誘電体を保護すると共に強化することにより、ゲート
の性能を改善する。更にこの発明はゲート構造のＥＳＤ
能力を高める。最後にこの発明は大間低コスト製造技術
と両立し得る。
実 施 例
次に第１図について説明すると、ＶＭＯ３装置と共に使
うこの発明の二重誘電体装置１０が示されている。ＶＭ
Ｏ８＠置は公知であり、例えばソリッド・ステート・エ
レクトロニクス誌、第１７巻、第７９１頁（１９７４年
）所載のホームズ他の論文ｒＶＭＯ８−新しいＭＯ８集
積回路技術」に記載されている。必要であれば、この論
文を参照されたい。この発明をＶＭＯ８装置の場合につ
いて説明するが、この発明が広い範囲の種々のＭＯＳＦ
ＥＴの用途に使えることを承知されたい。
うこの発明の二重誘電体装置１０が示されている。ＶＭ
Ｏ８＠置は公知であり、例えばソリッド・ステート・エ
レクトロニクス誌、第１７巻、第７９１頁（１９７４年
）所載のホームズ他の論文ｒＶＭＯ８−新しいＭＯ８集
積回路技術」に記載されている。必要であれば、この論
文を参照されたい。この発明をＶＭＯ８装置の場合につ
いて説明するが、この発明が広い範囲の種々のＭＯＳＦ
ＥＴの用途に使えることを承知されたい。
ゲート装置１０が、単結晶基板の表面又は終端部１２に
二酸化シリコン誘電体被膜１１を持っており、タングス
テン・ハロゲン・ランプを加熱源として用いた急速熱ア
ニール装置に於ける急速熱酸化又は炉による熱酸化を用
いて、普通の化学的な清浄化の後に成長させる。急速熱
酸化は、ＡＧアソシエイツから頒布される処理装置、ヒ
ートパルス、カリフォルニア州のラビッド・サーマル・
プロセッシング・システム社のヒートパルス２１０１の
様な急速熱処］！ＩＩ装置内で、乾いた酸素を用いて、
１．１５０℃で４分間行なうのが典型的である。二酸化
シリコンの典型的な厚さは２００乃至１，０００人の間
で変化し得るが、４７５乃至５２５人が好ましい。成長
温度で約３０秒のアルゴン中の後アニーリング・サイク
ルを酸化後に実施する。
二酸化シリコン誘電体被膜１１を持っており、タングス
テン・ハロゲン・ランプを加熱源として用いた急速熱ア
ニール装置に於ける急速熱酸化又は炉による熱酸化を用
いて、普通の化学的な清浄化の後に成長させる。急速熱
酸化は、ＡＧアソシエイツから頒布される処理装置、ヒ
ートパルス、カリフォルニア州のラビッド・サーマル・
プロセッシング・システム社のヒートパルス２１０１の
様な急速熱処］！ＩＩ装置内で、乾いた酸素を用いて、
１．１５０℃で４分間行なうのが典型的である。二酸化
シリコンの典型的な厚さは２００乃至１，０００人の間
で変化し得るが、４７５乃至５２５人が好ましい。成長
温度で約３０秒のアルゴン中の後アニーリング・サイク
ルを酸化後に実施する。
次に５４０乃至５８０℃の温度範囲内でモノシラン（Ｓ
ｉＨ４）の熱分解により、ＬＰＧＶＤ反応器内で、二酸
化シリコンの上にドープされていない非晶質シリコン層
１３をデポジットする。このドープされていない非晶質
シリコンの厚さは典型的には５００乃至１，０００人で
ある。非晶質シリコンのデボジッション速度を制御する
為、モノシランは不活性ガス、言過はアルゴンで希釈す
る。モノシランを５容積％にするのが典型的である。ウ
ェーハにわたって良好な一様性を達成づろ為には、ＬＰ
ＧＶＤ反応器内の装置圧力を低くすることが不可欠であ
る。アルゴン担体ガスの典を的な流ωは５０ＣＣ／分で
ある。デボジッシ：Ｉン温度を一層低くしたい揚台、ジ
シラン（Ｓｉ２Ｈ６＞に置換えることが出来、この場合
の典型的なデボジッション温度は約４５０乃至５００℃
である。
ｉＨ４）の熱分解により、ＬＰＧＶＤ反応器内で、二酸
化シリコンの上にドープされていない非晶質シリコン層
１３をデポジットする。このドープされていない非晶質
シリコンの厚さは典型的には５００乃至１，０００人で
ある。非晶質シリコンのデボジッション速度を制御する
為、モノシランは不活性ガス、言過はアルゴンで希釈す
る。モノシランを５容積％にするのが典型的である。ウ
ェーハにわたって良好な一様性を達成づろ為には、ＬＰ
ＧＶＤ反応器内の装置圧力を低くすることが不可欠であ
る。アルゴン担体ガスの典を的な流ωは５０ＣＣ／分で
ある。デボジッシ：Ｉン温度を一層低くしたい揚台、ジ
シラン（Ｓｉ２Ｈ６＞に置換えることが出来、この場合
の典型的なデボジッション温度は約４５０乃至５００℃
である。
この金属−非晶質シリコン−酸化物−１１結晶シリコン
（ＭＳＯ８）は、これに較べて極り言過の金属−窒化物
一酸化物−シリコン（ＭＮＯＳ）ゲートに較べて数多く
の利点がある。非晶質シリコンは、窒化シリコンの非誘
電率が約６であるのに較べて、非誘電率が１１．７と一
層へい。この為、非晶質シリコン層を一層厚くしても、
中位面積当りの実効ゲート静電容量を小さくすると云う
悪影響がない。非晶質シリコンは窒化シリコンよりもず
っと低い温度（４５０乃至５８０℃）でデポジットする
ことが出来る。窒化シリコンに較べて、非晶質シリコン
の応力が一層小さい為、その下にある二酸化シリコンに
加わる応力が一層少なくなり、これはその下にある二酸
化シリコンの完全さを温存する助けになる。その下にあ
る二酸化シリコンに対する、ドープされていない非晶質
シリコンの電荷補償効果がある為、この誘電体装置の実
効的な酸化物固定電荷密度は従来の二酸化シリコン・ゲ
ートよりも一層小さい。
（ＭＳＯ８）は、これに較べて極り言過の金属−窒化物
一酸化物−シリコン（ＭＮＯＳ）ゲートに較べて数多く
の利点がある。非晶質シリコンは、窒化シリコンの非誘
電率が約６であるのに較べて、非誘電率が１１．７と一
層へい。この為、非晶質シリコン層を一層厚くしても、
中位面積当りの実効ゲート静電容量を小さくすると云う
悪影響がない。非晶質シリコンは窒化シリコンよりもず
っと低い温度（４５０乃至５８０℃）でデポジットする
ことが出来る。窒化シリコンに較べて、非晶質シリコン
の応力が一層小さい為、その下にある二酸化シリコンに
加わる応力が一層少なくなり、これはその下にある二酸
化シリコンの完全さを温存する助けになる。その下にあ
る二酸化シリコンに対する、ドープされていない非晶質
シリコンの電荷補償効果がある為、この誘電体装置の実
効的な酸化物固定電荷密度は従来の二酸化シリコン・ゲ
ートよりも一層小さい。
アルミニウムと非晶質シリコンの相間反応は、５７７℃
の共晶融点の大体半分の温度で始まる。
の共晶融点の大体半分の温度で始まる。
この相聞反応は、４５０℃のマイクロアロイ温度の水素
アニーリング中に起る。このアルミニウムーシリコン相
聞の問題を避ける為、非晶質シリコン層１３の上に化学
反応気相成長による簿い（１００乃至２００人）二酸化
シリコン層１６をデポジットする。これは４００乃至４
２０℃の典型的なデボジツション温度でＬＰＧＶＤ反応
器内で行われる。任意のＬＰＧＶＤ反応器を使うことが
出来るが、ドーム形反応器を使うことにより、優れた品
質の被膜が′得られることが判った。こう言う反応８は
公知であり、例えばジャーナル・オブ・ジ・エレク１−
ロケミカル・ソサエティ誌第１３２巻第２号（１９８５
年２月号）、第３９０頁−第３９３頁所載のラーンの論
文［二酸化シリコンの低圧化学反応気相成長の反応モデ
ル］に記載されている。１００＋Ｔの圧力で４００乃至
４２０℃で、酸素（２５０ｃｃ／分）の存在のもとに、
希釈しないモノシラン（２５０ｃｃ／分）の熱分解を行
う。
アニーリング中に起る。このアルミニウムーシリコン相
聞の問題を避ける為、非晶質シリコン層１３の上に化学
反応気相成長による簿い（１００乃至２００人）二酸化
シリコン層１６をデポジットする。これは４００乃至４
２０℃の典型的なデボジツション温度でＬＰＧＶＤ反応
器内で行われる。任意のＬＰＧＶＤ反応器を使うことが
出来るが、ドーム形反応器を使うことにより、優れた品
質の被膜が′得られることが判った。こう言う反応８は
公知であり、例えばジャーナル・オブ・ジ・エレク１−
ロケミカル・ソサエティ誌第１３２巻第２号（１９８５
年２月号）、第３９０頁−第３９３頁所載のラーンの論
文［二酸化シリコンの低圧化学反応気相成長の反応モデ
ル］に記載されている。１００＋Ｔの圧力で４００乃至
４２０℃で、酸素（２５０ｃｃ／分）の存在のもとに、
希釈しないモノシラン（２５０ｃｃ／分）の熱分解を行
う。
ゲート金属が非晶質シリコン被膜と反応するのを防ぐこ
とが非常に重要であり、この為ＬＰＣＶＤＳｉ０２ 層
１６の上にゲート金属１７を蒸看又は、スパッタリング
する。図示の実施例では、アルミニウム・ゲート金ｒＦ
＆１７に５．０００人の淳さを用いた。
とが非常に重要であり、この為ＬＰＣＶＤＳｉ０２ 層
１６の上にゲート金属１７を蒸看又は、スパッタリング
する。図示の実施例では、アルミニウム・ゲート金ｒＦ
＆１７に５．０００人の淳さを用いた。
ゲート構造１０は、フォトレジストのパターンを選択的
に定め、完全ドライ又ｔまドライ／ウェット・エッチ・
プロセスを実施することにより、容易にパターンを定め
ることが出来る。アルミニウム層１７はドライ・エッチ
又はウェット形燐酸溶液を用いてエツチングすることが
出来る。二酸化シリコン層１６及び非晶質シリコン層１
３はＣＦ４プラズマ・ドライ・エッチを用いてエツチン
グすることが出来る。ｒｖＬ後に、二酸化シリコン層１
１は、ドライ・エッチにより、又は’ｊｌＪ＊弗化水素
酸を用いたウェット・エッチによってエツチングするこ
とが出来る。
に定め、完全ドライ又ｔまドライ／ウェット・エッチ・
プロセスを実施することにより、容易にパターンを定め
ることが出来る。アルミニウム層１７はドライ・エッチ
又はウェット形燐酸溶液を用いてエツチングすることが
出来る。二酸化シリコン層１６及び非晶質シリコン層１
３はＣＦ４プラズマ・ドライ・エッチを用いてエツチン
グすることが出来る。ｒｖＬ後に、二酸化シリコン層１
１は、ドライ・エッチにより、又は’ｊｌＪ＊弗化水素
酸を用いたウェット・エッチによってエツチングするこ
とが出来る。
この発明をある程瓜具体的に説明したが、以上の説明は
例に過ぎず、当業者であれば、この発明の範囲内で各部
分又は工程の組合せと配置に種々の変更を加えることが
出来ることは云うまでもない。
例に過ぎず、当業者であれば、この発明の範囲内で各部
分又は工程の組合せと配置に種々の変更を加えることが
出来ることは云うまでもない。
以上の説明に関連して更に下記の項を開示する。
（１） 表面を持つ単結晶基板と、該基板の表面にあ
る二酸化シリコン層と、該二酸化シリコン層の上にある
ドープされていない非晶質シリコン層とを有する二重誘
電体ＭＯ８Ｆ Ｅ Ｔゲート装置。
る二酸化シリコン層と、該二酸化シリコン層の上にある
ドープされていない非晶質シリコン層とを有する二重誘
電体ＭＯ８Ｆ Ｅ Ｔゲート装置。
（２） 第（１）項に記載した二重誘電体ＭＯ８ＦＥ
１’ゲー（・装置に於て、二酸化シリコンの第１層が
急速熱酸化によって形成される二重誘電体ＭＯＳＦＥＴ
ゲート装置。
１’ゲー（・装置に於て、二酸化シリコンの第１層が
急速熱酸化によって形成される二重誘電体ＭＯＳＦＥＴ
ゲート装置。
（３） 第（２）項に記載した二重誘電体ＭＯＳＦＥ
Ｔゲート装置に於て、二酸化シリコンの第１層の厚さが
約２００乃至１，０００人である二重誘電体ＭＯＳＦＥ
Ｔゲート装置。
Ｔゲート装置に於て、二酸化シリコンの第１層の厚さが
約２００乃至１，０００人である二重誘電体ＭＯＳＦＥ
Ｔゲート装置。
（４） 第（３）項に記載した二ｍ誘電体Ｍ ＯＳ
１＝ＥＴゲート装置に於て、二酸化シリコンの上にある
ドープされていない非晶質シリコン層の厚さが約５００
乃至ｉ、ｏｏｏ人である二重誘電体ＭＯＳＦＥＴゲート
装置。
１＝ＥＴゲート装置に於て、二酸化シリコンの上にある
ドープされていない非晶質シリコン層の厚さが約５００
乃至ｉ、ｏｏｏ人である二重誘電体ＭＯＳＦＥＴゲート
装置。
（５） 第（４）項に記載した二重誘電体ＭＯＳＦＥ
Ｔゲート装置に於て、前記非晶質シリコン層の上に約１
００乃至２００人の厚さを持つ二酸化シリコンの第２層
を有する二重誘電体ＭＯＳＦＥＴグー１〜装置。
Ｔゲート装置に於て、前記非晶質シリコン層の上に約１
００乃至２００人の厚さを持つ二酸化シリコンの第２層
を有する二重誘電体ＭＯＳＦＥＴグー１〜装置。
（６） 第（１）項に記載した二重誘電体ＭＯＳＦＥ
Ｔゲート装置に於て、前記基板がゲルマニウムを反対ド
ープしたシリコンである二重誘電体ＭＯＳＦＥＴゲート
装置。
Ｔゲート装置に於て、前記基板がゲルマニウムを反対ド
ープしたシリコンである二重誘電体ＭＯＳＦＥＴゲート
装置。
（７） 第（５）項に記載した二重誘電体ＭＯＳＦＥ
Ｔゲート装置に於て、二酸化シリコンの第２層の上にグ
ーＩ−金属を有する二重ＭＴＩ体ＭＯ８Ｆ ＥＴゲグー
装置。
Ｔゲート装置に於て、二酸化シリコンの第２層の上にグ
ーＩ−金属を有する二重ＭＴＩ体ＭＯ８Ｆ ＥＴゲグー
装置。
（８） 第（７）項に記載した二重誘電体ＭＯＳＦＥ
Ｔゲート装置に於て、前記ゲート金属が約５゜０００人
の厚さを持つアルミニウム・ゲート金属で構成される二
重誘電体ＭＯ３ＦＥＴゲー１−装グー（９） 単結晶
基板と、該基板の表面にある約２００７’Ｊ至１．００
０人の厚さを持つ第１の二酸化シリコン誘電体被隙と、
該二酸化シリコンの上にある約５００乃至１．０００人
の厚さを持つドープされていない非晶質シリコン層と、
該非晶質シリコンの上にあって、二重誘電体ゲートをア
ルミニウムー非晶質シリコンの相間反応から保護する、
約１００乃至２００人の厚さを持つ二酸化シリコンの第
２層と、該二酸化シリコンの第２層の上にあるグーｌ〜
金属とを有する二重誘電体ゲート装置。
Ｔゲート装置に於て、前記ゲート金属が約５゜０００人
の厚さを持つアルミニウム・ゲート金属で構成される二
重誘電体ＭＯ３ＦＥＴゲー１−装グー（９） 単結晶
基板と、該基板の表面にある約２００７’Ｊ至１．００
０人の厚さを持つ第１の二酸化シリコン誘電体被隙と、
該二酸化シリコンの上にある約５００乃至１．０００人
の厚さを持つドープされていない非晶質シリコン層と、
該非晶質シリコンの上にあって、二重誘電体ゲートをア
ルミニウムー非晶質シリコンの相間反応から保護する、
約１００乃至２００人の厚さを持つ二酸化シリコンの第
２層と、該二酸化シリコンの第２層の上にあるグーｌ〜
金属とを有する二重誘電体ゲート装置。
（１０）第（８）項に記載した二重誘電体ゲート装置に
於て、前記二酸化シリコンの第１層が急速熱酸化によっ
て作られる二重誘電体グー１−装置。
於て、前記二酸化シリコンの第１層が急速熱酸化によっ
て作られる二重誘電体グー１−装置。
（１１） 第（９）項に記載した二重誘電体ゲート装
置に於て、前記ゲート金属が約５．０００人の厚さを持
つアルミニウムで構成される二重誘電体ゲート装置。
置に於て、前記ゲート金属が約５．０００人の厚さを持
つアルミニウムで構成される二重誘電体ゲート装置。
（１２）二重誘電体ゲート装置を作る方法に於て、単結
晶基板の表面に二酸化シリコン誘電体の第１層を形成し
、該二酸化シリコンの第１層の上にドープされていない
非晶質シリコン層を形成する工程を含む方法。
晶基板の表面に二酸化シリコン誘電体の第１層を形成し
、該二酸化シリコンの第１層の上にドープされていない
非晶質シリコン層を形成する工程を含む方法。
（１３）第（１２）項に記載した方法′に於て、二酸化
シリコンの上にドープされていない非晶質シリコン層を
デポジットする工程が、アルゴンで希釈したシラン・ガ
スの熱分解によって行なわれ、該シランが典型的に５容
積％である方法。
シリコンの上にドープされていない非晶質シリコン層を
デポジットする工程が、アルゴンで希釈したシラン・ガ
スの熱分解によって行なわれ、該シランが典型的に５容
積％である方法。
（１４）第（１３）項に記載した方法に於て、シランの
熱分解がＬＰＣＶＤ反応器内で約４５０乃至５８０℃の
８度で行なわれ、非晶質シリコンの厚さが約５００乃至
１．０００人になるまで続けられる方法。
熱分解がＬＰＣＶＤ反応器内で約４５０乃至５８０℃の
８度で行なわれ、非晶質シリコンの厚さが約５００乃至
１．０００人になるまで続けられる方法。
（１５）第（１３）項に記載した方法に於て、シランの
熱分解が５４０乃至５８０℃の温度でモノシラン（Ｓｉ
Ｈ，＋）を用いて行なわれる方法。
熱分解が５４０乃至５８０℃の温度でモノシラン（Ｓｉ
Ｈ，＋）を用いて行なわれる方法。
（１６）第（１３）項に記載した方法に於て、シランの
熱分解が４５０乃至５００℃の温度でジシラン（Ｓｉ２
８６）を用いて実施される方法。
熱分解が４５０乃至５００℃の温度でジシラン（Ｓｉ２
８６）を用いて実施される方法。
（１７）第（１３）項に記載した方法に於て、非晶質シ
リコンの上に二酸化シリコンの第２層をデポジットする
ことを含む方法。
リコンの上に二酸化シリコンの第２層をデポジットする
ことを含む方法。
（１８） 第（１７）項に記載した方法に於て、二酸
化シリコンの第２層が約１００乃至２００人の厚さニテ
ポジｙ ｌ” サレ、約１００Ｉ１丁ノ圧力で、４００
乃至４２０℃の温度で、酸素の存在のもとにモノシラン
の熱分解によって実施される方法。
化シリコンの第２層が約１００乃至２００人の厚さニテ
ポジｙ ｌ” サレ、約１００Ｉ１丁ノ圧力で、４００
乃至４２０℃の温度で、酸素の存在のもとにモノシラン
の熱分解によって実施される方法。
（１９）第（１６）項に記載した方法に於て、二酸化シ
リコンの第２層の上にゲート金属を形成することを含む
方法。
リコンの第２層の上にゲート金属を形成することを含む
方法。
（２０）第（１６）項に記載した方法に於て、前記ゲー
トがアルミニウムであって、約５，０００人の厚さに適
用される方法。
トがアルミニウムであって、約５，０００人の厚さに適
用される方法。
第１図はこの発明の方法に従って、非プレーナ形ＶＭＯ
Ｓグー！・領域の上に構成されたこの発明の二重誘電体
ゲート構造の側面断面図である。
Ｓグー！・領域の上に構成されたこの発明の二重誘電体
ゲート構造の側面断面図である。
Claims (2)
- （１）表面を持つ単結晶基板と、該基板の表面にある二
酸化シリコン層と、該二酸化シリコン層の上にあるドー
プされていない非晶質シリコン層とを有する二重誘電体
ＭＯＳＦＥＴゲート装置。 - （２）二重誘電体ゲート装置を作る方法に於て、単結晶
基板の表面に二酸化シリコン誘電体の第１層を形成し、
該二酸化シリコンの第１層の上にドープされていない非
晶質シリコン層を形成する工程を含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US832919 | 1986-02-20 | ||
| US06/832,919 US4729009A (en) | 1986-02-20 | 1986-02-20 | Gate dielectric including undoped amorphous silicon |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62248259A true JPS62248259A (ja) | 1987-10-29 |
| JP2607503B2 JP2607503B2 (ja) | 1997-05-07 |
Family
ID=25262929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62036864A Expired - Fee Related JP2607503B2 (ja) | 1986-02-20 | 1987-02-19 | 二重誘電体ｍｏｓゲート絶縁装置とその形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4729009A (ja) |
| JP (1) | JP2607503B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5141898A (en) * | 1988-02-02 | 1992-08-25 | Analog Devices, Incorporated | Integrated circuit with means for reducing ESD damage |
| US5024962A (en) * | 1990-04-20 | 1991-06-18 | Teledyne Industries, Inc. | Method for preventing auto-doping in the fabrication of metal gate CMOS devices |
| KR950013784B1 (ko) | 1990-11-20 | 1995-11-16 | 가부시키가이샤 한도오따이 에네루기 겐큐쇼 | 반도체 전계효과 트랜지스터 및 그 제조방법과 박막트랜지스터 |
| US5849601A (en) * | 1990-12-25 | 1998-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| US7115902B1 (en) | 1990-11-20 | 2006-10-03 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| US7098479B1 (en) | 1990-12-25 | 2006-08-29 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| US7576360B2 (en) * | 1990-12-25 | 2009-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device which comprises thin film transistors and method for manufacturing the same |
| US7081938B1 (en) | 1993-12-03 | 2006-07-25 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| US5937310A (en) * | 1996-04-29 | 1999-08-10 | Advanced Micro Devices, Inc. | Reduced bird's beak field oxidation process using nitrogen implanted into active region |
| US5882993A (en) | 1996-08-19 | 1999-03-16 | Advanced Micro Devices, Inc. | Integrated circuit with differing gate oxide thickness and process for making same |
| US6033943A (en) * | 1996-08-23 | 2000-03-07 | Advanced Micro Devices, Inc. | Dual gate oxide thickness integrated circuit and process for making same |
| US5872376A (en) * | 1997-03-06 | 1999-02-16 | Advanced Micro Devices, Inc. | Oxide formation technique using thin film silicon deposition |
| US5962914A (en) * | 1998-01-14 | 1999-10-05 | Advanced Micro Devices, Inc. | Reduced bird's beak field oxidation process using nitrogen implanted into active region |
| US6531364B1 (en) | 1998-08-05 | 2003-03-11 | Advanced Micro Devices, Inc. | Advanced fabrication technique to form ultra thin gate dielectric using a sacrificial polysilicon seed layer |
| US6323090B1 (en) * | 1999-06-09 | 2001-11-27 | Ixys Corporation | Semiconductor device with trenched substrate and method |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3996656A (en) * | 1974-08-28 | 1976-12-14 | Harris Corporation | Normally off Schottky barrier field effect transistor and method of fabrication |
| GB2086135B (en) * | 1980-09-30 | 1985-08-21 | Nippon Telegraph & Telephone | Electrode and semiconductor device provided with the electrode |
| JPS59207673A (ja) * | 1983-05-11 | 1984-11-24 | Fuji Electric Corp Res & Dev Ltd | 半導体装置 |
| US4656497A (en) * | 1984-11-01 | 1987-04-07 | Ncr Corporation | Trench isolation structures |
-
1986
- 1986-02-20 US US06/832,919 patent/US4729009A/en not_active Expired - Lifetime
-
1987
- 1987-02-19 JP JP62036864A patent/JP2607503B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4729009A (en) | 1988-03-01 |
| JP2607503B2 (ja) | 1997-05-07 |
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