JPS62239884A - 電子デイジタル式比例積分制御器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、基準信号の周波数に従って電気モータ、よシ
詳細には直流モータの速度を制御する電子式比例積分制
御器であって、その周波数がモ−タの出力速度を表わす
速度信号を生成する速度センナと、基準信号の周波数と
速度信号の周波数差に相当するＰ制御信号を生成する比
例回路と、基準信号の周波数と速度信号の周波数差の時
間積分に相当するＩ＼制御信号を生成する積分器と、２
つの制御信号の和または重み付き和に相当する出力信号
を生成する加算器と、加算器の出力信号に応じてモータ
を制御する出力ステージとを含んで成る制御器に係わる
。

この種類の制御器の用途の１つに複写機の制御駆動装置
がある。

複写機の作成するコピーの品質上、複写機の中の各種装
置、例えば光学走査システム、画像記録媒体、用紙送り
装置等の動きを相互に厳密に同期化することが重要であ
る。このことは一般に、全ての構成装置を共通の駆動装
置を用いて単独の伝達装置によシ駆動することで達成さ
れる。ところがこの方法では高価な伝達値ｄを必要とす
るため、構成装置毎に駆動装置を別にすることにより、
複写機の構成を簡略化し、修理をより容易にすると共に
複写機の動作中に動かす必要のある慣性質量を減少する
のが望ましい。その場合、各種装置用の駆動装置を電子
的に同期化する必要がある。これを達成する方法として
は、例えば駆動装置の１つ、例えば画像記録媒体用モー
タの速度を感知して基準信号を生成し、この基準信号に
従って他の駆動装置の速度を制御する方法がある。

これには制御システムの条件（駆動モータの、Ｑワー、
被動部品の慣性等）に何時でも容易に調節　　　　゛す
ることができ、しかも被制御モータの速度をわずかな許
容差で基準周波数に実質的に即座に調節することのでき
る制御器が必要である。

以上に述べた種類の制御器は、選択的にアナログ部品ま
たはディジタル部品の倒れを用いても実施することかで
きる。

アナログ式制御器は信号処理が速く、従って制御システ
ムの遅延時間を短かくできるが、制御精度に限度があり
、かつ随時に使用条件に調整する作業が抵抗器等の平衡
を要する比較的手間のかかるものとなる欠点がある。

これに対してディジタル式制御システムは、精度が高く
故障を生じる可能性もほとんどない上に比較的安価であ
る。ディジタル式制御システムでは、通常の場合入力変
数、即ち基準信号の周波数および実際に走査した速度信
号の周波数を数量化した後演算を行なって設定値と実際
値の差を求め、比例成分と積分成分を生成し、最終的な
制御信号を形成する。このような動作は多少の計算時間
を要するため、制御時間が比較的長くなる。

本発明は特許請求の範囲にその特徴を示した通り、制御
時間が短かく、長時間安定度が高く、しかも広い範囲の
各種使用条件に調整し得るディジタル式比例積分制御器
を提供することである。

本発明による制御器はこのような特性を有する結果、各
種の副システムに関して個別に駆動装置を備え、副シス
テムの厳密な同期化を保証できる複写機を提供すること
が可能である。

本発明によると、比例回路と制御装置積分器とがそれぞ
れアップダウン計数器によって形成される。計数器は速
度信号と基準信号を直接使用する先行の論理装置から上
向きおよび下向きの計数／？ルスを受信する。

比例回路は下記の動作原理に基づく。まず速度信号と基
準信号を標準化信号に変換する。この時各標準化信号の
ノ？ルス幅を元の速度信号または基準信号のサイクル時
間とそれぞれ対応させる。もし速度信号のサイクル中に
基準信号のサイクルが開始しなかった）すでに終了して
いる場合は、計数器は所定のクロック周波数で上向き計
数する。

これと逆にもし基準信号のサイクル中に速度信号が開始
していなかったシすでに終了している場合は、同じ周波
数で計数器が下向き計数する。２つのサイクルのうち最
後の方が終了すると計数器の内容がその後の処理のため
に送出される一方、計数器が再設定されて新たに計数サ
イクルを開始できるようにする。こうしてサイクル時間
の差に比例する出力信号が非常に短かい間隔、即ち速度
信号および基準信号のサイクル程度の間隔で生成される
。

積分器の計数器は速度信号の立上りフランク毎に上向き
計数し、基準信号の立上シフランク毎に下向き計数する
ことＫよって、計数器の内容が何時でも速度周波数と基
準周波数の差の積分値を指示するようにする。

必要に応じて比例回路構成および積分器の論理回路に適
当な緩衝手段を含ませて、計数器の能力の超過またはア
ンダシュート（計数器の内容が０以下になる）を防止す
ると共に、計数器に対して上下両方の計数ノ髪ルスが同
時に送られるのを防止するようＫできる。

本発明の有利な特徴は、特許請求の範囲の従属類に示し
た通りである。回路の構成が簡単で制御時間が短かいこ
とく加えて、これらの特徴によシ信頼性が高く故障のな
い信号処理を保証し、各種の使用条件や要件に対して制
御器をよシ調整し易いものとする。望ましくは制御シス
テムの調整、ｅ７メータを何種類か組合わせて記憶させ
、適当な制御指令により随時要件に応じて選択できるよ
うにする。

りの記憶および制御指令の伝送を行なう。この種類のシ
ステムについては、米国特許第３．８８９．２３６号お
よび欧州特許第０．０５１．３３２号に記載されておシ
、Ｉ　Ｃバスとして周知である。基本的ｖ４整、動作の
開始、制御装置の動作の中断といった指令に加えて、制
御器をテスト動作に切換える指令もバスシステムおよび
受信器としてバスシステムに接続されている指令ユニッ
トを介して入力することができるため、制御器のテスト
を行なって正しく動作させることが可能である。

制御器の全体を集積装置として構成するのが望ましい。

これによって製造コストが低減されると共に構造が高密
化され、制御器の据付も容易になる。

次に添付図面を参照しながら本発明の好適実施態様につ
いて詳細に説明することにする。

具体例 第１図は本発明による比例積分制御器（ＰＩ制御器）１
００を含む制御回路を概略的に示す。

例えば直流モータ１０２を用いて、複写機のシャツ）　
１０８等の副システムの駆動を行なう。速度センサ１０
４がモータ１０２の速度を感知して、周波数がモータ速
度に比例するパルス信号の形で速度信号ｆｍト生成する
。速度センサ１０４の出力周波数は、５００　）１ｚよ
シできる限シ大きくする。別の速にセフす１１０が複写
機の別の副システムのシャフト１１２の速度を感知する
。シャフト１１２を含む副システムが案内システムを構
成しており、モータ１０２の速度はシャフト１１２の速
度と同期化される。

速度センサ１１０の出力周波数も約５００　Ｈｚである
が、周波数掛算器１１４において、一定の係数、例えば
係数２２４を掛けて増大される。周波数掛算器１１４は
例えば２つの位相固定ループ（ＰＬＬ）によって形成さ
れておシ、これらのループが順次、周波数に係数１４と
係数１６を掛けるように構成されている。周波数掛算器
の出力信号がモータ１０２を制御する基準信号ｆｒを形
成している。

ＰＩ制御器１００が速度信号−と基準信号ｆｒとを受信
し、モータの運動方向を表わす２通信号ＵＤとパルス可
変幅のパルス信号Ｕ、とを、モータ１０２の制御を行な
うブリッジ回路１０６（１−１−ブリッジ）に送出する
。パルス信号ＵＰの有効幅を変えることＫよって、制御
器１００を介してモータ１０２の速度が基準信号ｆ、に
比例する値に調整される。こうしてモータ１０２によっ
て駆動されるシヤフト１０８の運動が、シャ７）１１２
の運動と同期化される。

制御器１００の中に組入れた周波数分割器により、基準
信号ｆｒの周波数を適当な係数（例えば２２４）で割っ
て減少させる。これによシシャフト１１２と１０８の速
度間の「伝達比」の調節を細かい段階で行なうことが可
能となる。モータ１０２の回転とシャフトの回転を０．
２％の精度で同期化することができる。

制御器１００は標準的なセル技術で構成した集積回路（
３μ　（？−ＭＯ８）で形成する。第２図を参照すると
、制御器１００は、基準信号ｆｒの周波数を所定の周波
数比に応じて泌少させる周波数割算器ＦＲＤと、速度信
号ｆｍおよび周波数支持基準信号　ｆｒｌを処理するた
めの制御ユニットと、出力信号ＵＤとＵ、を送出する出
力ステージＦＴと、クロックゼネレータＤと、制御器の
機能を制御する指令二二ツ）　Ｃ０ＭＭとを含んで成る
。

周波数割算器ユニットＦＲＤによって処理された基準信
号ｆｒ１　　を非同期／同期コンバータＣ１に送り、こ
のコンバータがクロックゼネレータＤの生成するクロッ
ク信号　ｆ３１　　と基準信号とを同期化し、同期化さ
れた基準信号ｆｒｕが比例回路Ｐと積分器Ｉに伝送され
る。第３図を参照すると、非同期／同期コンバータＣ１
はクロック信号ｆ８、によって制御されるフリップフロ
ップで形成される。

このコンバータＣ工と同じ構成の非同期／同期コンバー
タＣ２が、速度信号ｆｍをクロック信号’８１と同期化
し、同期化信号’ｎｌｕを比例回路Ｐおよび積分器Ｉに
送出する。

比例回路Ｐは信号ｆ　　およびｆｎｌｕのサイクｕ 長の差に依存する比例信号ｄ、を８ビツト２補数イ＾号
の形で生成し、積分器工は信号　ｆｒｕおよび’ｍｕの
周波数差に依存する積分信号ｄ１を８ビット侶号の形で
生成する。掛算器（シフタ）Ｓ、において、２つの２進
制御信号Ｃ，ｄの状態に依り係数２°または２１または
２２を積分信号ｄＩに掛ける。即ち積分信号ｄ１のビッ
トを０桁または１桁または２桁左へ移動する。このよう
にして乗算した積分信号を、加算器Ａ１において比例信
号ｄＰに加算する。この状態において比例回路Ｐの９ビ
ツトラインを加算器に切換えて、比例信号の２進桁を１
つまたは２つ移動させることができるが、これはこの信
号に係数２１または２２を乗算したことに相当する。比
例回路Ｐの生成する指令ｅ２に応答して出力ステージＥ
Ｔから、加算器Ａ工の生成した和信号ｄＡ１　が読み出
される。

出力ステージは、加算器の和信号ｄＡ□を取込んでこれ
をパルス幅変調器ＰＷＭに当然の順序を追って伝送する
ラッチＬ１を含んで成る。振幅レジスタＡの中には振幅
信号ｄＡが８ビット信号の形で予め設定されており、こ
れがシフタＳ２を介してノＱルス幅変調器ＰＷＭに送ら
れる。シフタＳ２は構成および機能においてシフタＳ□
に相当する。

／Ｑルス幅変調器ＰＷＭは方向信号ＵＤと出力信号ＵＰ
を生成する。これらの信号の／Ｑルス幅はラッチ回路か
ら取出される信号ｄＬＫ比例し、サイクル時間はシフタ
の作る振幅信号Ｄｓ、のサイクル時間に比例する。ラッ
チＬ８から、Ｑルス幅変調器ＰＷＭヘデータ転送が行な
われている間、信号ｃｐｒｏｐが比例回路Ｐから読取シ
指令ｅ、が出されるのを防止する。

次に比例回路Ｐの構成と動作について、第４図と第５図
を参照しながら説明することにする。

比例回路Ｐはアップダウン計数器２００と論理回路２０
２を含んで成り、論理回路２０２が、同期化した速度信
号［ｍｕおよび基準信号ｆｒｕに依って上向きおよび下
向き計数指令を計数器２００に対して送出する。論理回
路２０２の受信する入力信号には同期化速度信号および
規準信号の他に、信号ｃｐｒｏｐ　。

リセット信号”ｍｓクロック信号ｆｓ、、別のクロック
（Ｉｆ号ｆｓ、が含まれる。２つのクロック信号ｒｓＬ
。

ｆｓ、は周波数が同じであるが、第５図から明らかなよ
うに半サイクル分位相がずれている。これら２つのクロ
ック信号は、例えば周波数が２倍でクロックレート０．
５の矩形信号から作υ出すことができる。

同期化速度信号ｆｍｕが、クロック１す号としてクリッ
プフロップ１に送られる。フリップフロップ１の入力は
、反転出力Ｑ１に接続されている。フリップフロップ１
の出力信号Ｑ１は、このため速度信号ｆｍｕの立上りフ
ランク毎にその状態を変える。

信号Ｑ、の・背ルス幅社速度信号ｆｍｕのパルス幅と無
関係であり、速度信号のサイクル長と一致する。

従って信号Ｑ１は標準化速度イＳ号と称するべきもので
ある。フリップフロップ４が同期化基準信号ｆｒｕをク
ロック信号として受信し、７リツプフロツプ１と同様に
標準化基準信号Ｑ４を生成する。計数器２００の上向き
計数入力ＵＰがＮＡＮＤゲート２０４の出力に接続され
ておｆｉ、ＮＡＮＤゲート２０４は入力信号として標準
化速度信号Ｑい反転した標準化基準信号Ｑ４．クロック
信号ｆｓ、、信号ｏｖを受信する。信＋ＩＪＯｖは通常
の場合１の値を有しており、計数器２００がその上限容
量（）＋２５５）に達した時に限って論理回路２０６に
より０にセットされる。

従ってＮＡＮＤデート２０４は、標準化速度信号Ｑ。

の値が１でありかつ標準化基準信号Ｑ、の値が１で６ル
時にり０　ツク信号ｆｓ、と同期して上向き計数パルス
（論理０）を生成する。

「を数冊２００の下向き計数入力ＤＯＷＮがＮＡＮＤゲ
ート２０８の出力に接続されてお９、ＮＡＮＤデー　）
　２０８は４８号ｆｓ、Ｑ４．（之、全受信する。別の
入力信号ｕｖが論理回路２１０によって生成され、これ
を用いて計数器が下限容ｉ（＜−２５６）以下まで落ち
ることのないように保護する。ＮＡＮＤデー　）　２０
８は、標準化基準信号Ｑ４の値が１であシかつ標準化速
度信号Ｑ、の値が００時にクロック信−ｊ’Ｊ　ｚｓ、
と同期させて下向き計数、Ｑルスを生成する。

次に詳細に説明する回路の動作は、速度信号ｆｌｎｕと
基準仙゛号ｆｒｕの両方のサイクルが完全く終了した後
に計数動作を終了させる働きをする。

フリップフロップ３が入力信号としての信号Ｑ！を受信
し、出力信号Ｑ、を送出して７リツプフロツプ１のリセ
ット全行なう。ところが７リツプ７０ツブ３がクロック
信号ｒ８．により制御されているのに対し、速度信号ら
ｎｕは信号ｒｓ１と同期されている。従ってリセット信
号Ｑ３が生じるのは速度信号ｆｎ１ｕの全サイクル終了
からやや遅れて後、即ち標準化信号Ｑ□の減衰後（第５
図）である。クロック信号〔ｓｌによって制御される７
リツプフロツプ２が入力信号Ｑ１＋Ｑｊ（本ｕＡ細書に
おいて、符号「＋」はＯａの論理演算を、符号「・」は
Ａ　Ｎ　Ｄの論理演算を示す）をＮＡＮＤゲート２１２
奢介して受信する。７リツプフロツプ３は、７リツプ７
０ツブ２の反転出力信号Ｑ、によってセットされる。

信号Ｑ、が１の直をとると直ちにフリップ７０ツブ２の
出力信号Ｑ、も１の値をとる。信号Ｑ、の値が再び下が
っても、Ｑ、＝１であるためＱ、の値はｌのままでおる
。フリップフロップ２は信号Ｒｂによってリセットされ
るまで設定状態のままである。

従って（Ｎ号Ｑ、は信号（之、が過去に生じたととがあ
ることを示す。

フリップフロップ５および６と７リツプフロツプ４の関
係も、フリップフロップ２．３とクリップフロップ１の
関係と同じである。７リツプフロツプ５の出力信号Ｑ、
は、襟準化基準０１号Ｑ、が１の値をとったことがおる
ことを示す。

速度信号Ｊ’ｍｕと基準信号ｆｒｕの両方が全サイクル
を終了し死時、信号Ｑ、とＱ４の値がＯであるのに対し
、イキ号Ｑ、とＱ、の値はｌである。この条件下でＡＮ
Ｄゲート２１４が１の値を受信する。もし信号ｃｐｒｏ
ｐの値も１である場合は、信号ｆｓ、で制御されるフリ
ップフロップ７がリセットされる。フリップフロップ７
の出力信号Ｑ、をＡＮＩ）デート２１６が受信し、次の
クロック信号ｆｓ、が到達すると読取り指令Ｃ１を出す
。この読取り指令により、計数器２００の内容ｄ、１〜
ｄ９．がシフタＳｍの信号ｄ、１を加算した後ラッチＬ
１によって取込まれる（第２図）。

これと同時に、クロック信号ｆｓ１によって制御される
７リツゾフロツプ８が出力信号Ｑ、によって設定サレル
。クリップフロップ８の出力信号Ｑ、とクロック信号ｆ
ｓ、が一致すると同時に信号ＩＬａカ生成され、それが
論理０ルによって信号ａ、と関連付けられた後、信号ル
ｂとして計数器２００のフリップフロップ２，５のリセ
ット入力に送られる。こうして、速度信号ｆ＋□１ｕの
パルスあるいは基準信号ｆｒｕのノＱルスの何れかが到
着してそれに相当する標準化信号Ｑ、またはＱ４が１の
値をとると直ちに、次の計数動作を開始することができ
る。

次に第６図と第７図を参照しながら積分器■の、構成と
動作について説明することにする。

積分器■は、８ビツトのアップダウン計数器３００と上
向きおよび下向きの計数パルスを生成するｉ：ｌ１ｍ理
回路３０２を含んで成る。論理回路３０２の受信する入
力信号は、クロック信号ｆｓ、およびｆｓ、、同期化末
度信号ｆｒｎｕ　％同期化基準信号ｆｒｕｓリセットイ
ｄ号１ｔ１、シフタＳ、、Ｓ、の乗法係数を制御する信
号Ｃおよびｄである。

クロック信号ｆｓ、は、速度信号ｆｍｕまたは基準信号
ｆｒｕをそれぞれ受信するクリップフロップ１１および
１３の制御全行なう。クロック信号ｆｓ。

は、７リツプフロツプ１１の出力信号Ｑｌｌ　を九は７
リツブフロツプ１３の出力信号Ｑ、ｓをそれぞれ受信す
るフリップフロップ１２および１４の制御を行なう。計
数器３００の上向き計数入力ＵＰがＮＡＮＤ機能を有す
る論理デート３０４０回路に接続されている。このＮＡ
ＮＤ回路の入力信号は、フリップフロップ１２の反転出
力信号Ｑ、３、クロック信号ｆｓ１、速度信号ｆｍｕ　
ｓ信号ｂ１信号ｏｖ’である。４８号すおよび信号ｏｖ
’の意味については後述するととだする。この段階にお
いてはこれらの信号の値が１であると想定することにす
る。信号ｆｍｕの状態がＯから１に変わると、次のり目
ツクノ？ルスｆ釘と同時に上向き計数、Ｑルス（論理Ｏ
）が生成される。次のクロックパルスｆｓｌが到着する
前に信号ζ１．が降下するため、信号ｆｍｕの関連サイ
クルが終了するまでその他の計数／Ｑ／Ｌ／スは抑制さ
れる。こうして速度信号１ナイクル毎にちょうど１つの
計数ノ９ルスが生成される。

同様にＮＡＮＤｕ路３０も、回路３０６の入力信号ａと
ｕｖ’の値が１になると基準信号ｆｒｕの１サイクル毎
に下向き計数・９ルスをちょうど１つずつ生成する。

計算器３００が上向き計数パルスと下向き計数／Ｑルス
を同時に受信するのを防止する。上向き計数、Ｑルスの
存する条件の下では信号ａがＯの値をとり、下向き計数
／９ルスの生成を阻止する。下向計数パルスの存する条
件下では信号すがＯの値をとり、上向き計数パルスの生
成を阻止する。

この他、信号ａおよびｂは、読取り指令Ｃ８の出力ステ
ージＥＴへの伝送を制御する働きもする。

読取９指令ｅ１はＡＮＤデート３１０によって生成され
、ＡＮＤデート３１０はクロック信号ｆｓ１のほかＮＡ
ＮＤデート３０８で関連付けられた信号ａおよびｂを受
信する。

信号ｏｖ’およびｕｖ’はそれぞれ論理回路３１２およ
び３１４で生成され、計数器３００がその上限容１にお
よび下限容量を超えないように該計数器を保膿する働き
をする。論理回路３１２で生成された信号ｏｖ’は、計
数器３００の出力信号ｄ１１〜ｄ１ｍに１衣存するだけ
でなく信号Ｃおよびｄにも依存する。シフタの乗法係数
を信号Ｃおよびｄにより２１または２ｍに設定すると、
計数器３００の容量がそれぞれ２進桁で１桁または２桁
人工的に減少され、シフタＳｌにおいて容量の超過が防
止される。もし計数ｘ＝３ｏｏの容量を超過したシアン
ダ・シュートになった場合は、ＮＡＮＤゲート３１６が
信号りを送出し、この信号が故障信号として上位の制御
システムに伝送される。

シフタＳ８は実質的にＮＡＮＩ）デートで構成される。

回路の詳細については第８図から明らかである場合は、
５↑数器３００の内容を示す８ビット信号ｄＩは変わら
ずそのｔまとなる（　ｄｓｔ　＝ｄｒ　）。

信号Ｃの値がＯで信号ｄの値が１の時は、積分信号ｄＩ
Ｋ係数２′が掛けられる（　ｄＳｔｔ　＝　Ｏｈ　ｄＳ
ｔｍ　＝ｄｌｊ、・・・・・・）。信号Ｃの値が１で信
号ｄの値がＯの時は、信号ｄｉに係数２１が掛けられる
（ｄｓ、、＝ｏ、ｄｓ、＝ｄＩ＆、・・・・・・）。

シフタＳ、も同じ制御信号Ｃおよびｄを受信し、振幅信
号４人を積分信号ｄＸの変化に従って変化させる。

従って制御信号Ｃおよびｄを用いると、本発明による制
御器の比例装置と積分装置の重み付けを調節して、制御
特性を特定の制御システムに適合させることは簡単に行
なえる。

また本発明の制御器は、制御を受けるモータにＡＩシて
それぞれ異なる速度を設定したり、周波数分割器ユニツ
）ＦＩＬＤの分割比を変えた）、前記ユニットが基準信
号ｆｒの周波数を減少させる可能性も与える。

第２図から分かるように、周波数分割器ユニットＦルＤ
は周波数分割器Ｄｌを含んで成）、分割器Ｄ１は分割比
を１：２から１　：　２５５の中から選択して動作させ
ることができる。周波数分割器Ｄ８に関して２種類の分
割比を、２つのシフトレジスタＤｂとＤｆ、に記憶させ
ることができる。２つのシフトレジスタＤｆｉとＤｆ、
の間での切換えを、２進制御信号ａｌｔ−用いて行ない
、シフトレジスタＤｆｔに記憶させた分割比かシフトレ
ジスタＤｆ、に記憶させ九分割比の何れでも周波数分割
器ＤＩを動作させることができる。

クロックゼネレータＤは発振’ａ　ＯＳ　Ｃを含み、こ
の発振器が信号ｆｃ、を周波数１０　ＭＨｚで周波数分
割器り、に送出する。周波数分割器り、は信号ｆｃ１を
１：４〜１：５６の範囲の種々な分割比で周波数分割し
て生まれたいくつかの平行周波数信号を送出する。マル
チプレクサＭ１が周波数分割器り。

の異なる７１道類の周波数信号を受信し、３ビット信号
ＤＦｍｌに依存してこれらの周波数信号の中から１つを
選択する。選択された周波数信号ｒ　ｐｗｍがクロック
信号として出力ステージＥＴに伝送される、別のマルチ
プレクサＭ、は周波数分割器り。

の異なる１５種類の周波数信号を受信し、４ビット信号
ＤＦｍ、に依りこれら１ｓｔ１１１類の周波数信号から
１つを選択する。選択された周波数信号は周波数分割器
り、に送られる。周波数分割器り、はフリップフロップ
を含んでおり、このフリップフロップがマルチプレクサ
Ｍ、から送出され良信号の周波ａを半分にする。マルチ
プレクサＭ、の出力信号と周波数分割器り、のフリップ
フロップの反転および非反転出力をＮＯＲ関連させるこ
とによって、位相シフトしたクロック信号ｆｓ１とｆｓ
３が生成される。

マルチプレクサＭ□およびＭ、の出力周波数を決定する
信号ＤＦｍ、とＤＦＩｎｌは、シフトレジスタＤｆｓ゛
またはシフトレジスタＤｆ４の何れかによって送出され
る。シフトレジスタＤｆｉとＤｆａの選択は、信号ｕｉ
によって行なわれるが、信号ａ１は周波数分割器ユニッ
ト１・’ＩＬＤのシフトレジスタＬ）ｆｌおよびＤｆ。

の選択の制御もする。

このような構成により、制御器を）′４なる速度に切換
えた場合は、クロック信号ｆｐＷｍ％ｆ、い「、。

も自動的に新しい条件に適合させられるため、制御器の
調整が維持される。特に、クロック周波数ｆｓ、が比例
回路の計数４２００の計数周波数を形成しているため、
クロック周波数’Ｓ＋とｆ３．を変えることによって比
例回路Ｐの比例係数のｖ４整も行なわれる。

第９図から分かるように、シフトレジスタＤｆｔ、Ｄｆ
ｔ％Ｄ　ｆ　ｓ　、Ｄ　ｆ　ａおよび振幅レジスタＡが
直列に接続されて、共通のクロック信号ＳＣＬに接続さ
れている。制御装置の初期化の際は、レジスタに記憶す
るべきデータが直列データ信号の形で送出され、シフト
レジスタＤｆｔ〜Ｄｆｔおよび振幅レジスタＡ　ｆ、−
介して伝送される。制Ｏ１ｖ器の動作時は、シフトレジ
スタＤ　ｆ　ｓおよびＤｆｎの内容が周波数分割器Ｄ１
に伝送され、信号ＤＦｍ、およびＤＦ、、、のマルチプ
レクサＭ１．Ｍ、への出力が、信号ａ１によって交互に
制御される電子スイッチを介して行なわれるＯ 以上に記載したレリ示的実施態様は、シフトレジスタＤ
ｆｔ〜Ｄｆａと振幅レジスタＡとを並列レジスタとして
形成し、これに記憶させるデータをパスを介して並列に
送るように構成して、ここに挙げた例示的実施態様を有
利に変更することが可能である。

指令ユニットＣ０ＭＭによって、指令信号Ａ１、直列デ
ータ信−号８１）Ａ、　クロック信号ＳＣＬが生成され
る。指令ユニットはこの他にも、シフタ５１１Ｓ１に対
する制御信号ｃ、ｄ、制御装置の個々の装置をリセット
するリセット信号Ｒ８〜［（、、、モータの回転方向を
制御する信号りも生成する。

指令二二ツ）ＣＯＭＭはＩ”Ｃパスを介して上位制御シ
ステムと通信を行なう。このパスは２線式データ伝送シ
ステムであり、これを通じてデータ信号およびクロック
信号が伝送される。データの伝送中にデー２０４号およ
びクロック信号が変調されて、パスの２本の線上にある
信号の極性が常に反対になる。ところが例えばデータ伝
送の開始または終了を示す制御信号の伝送中は、２本の
線の極性が同一になる。このようにしてデータと制御指
令とを区別することが可能である。

指令二二ツ）ＣＯＭＭはＩ２Ｃインタフェースを含み、
データ伝送中はこのＩ”Ｃインタフェースが２本のパス
チャネルの変調信号からクロック信号およびデータ信号
を回復する。制御器の初期化を行なつ隙は、クロック信
号はシフトレジスタＤｆ１〜Ｄｆ４および振幅レジスタ
人へ伝送され、次の５バイトのデータが逐次シフトレジ
スタに挽み込まれる。制御装置のオン・オフ切換え、速
度変更（信号ａ１の状態の変更）、シフタＳ、、Ｓ、の
乗法係数の変更（１８号ｃ、ｄの状態の変更）など、そ
の他の指令はその後にＩ”Ｃパスを介して伝送すること
ができる。指令またはデータが、指令ユニットに伝送さ
れたこともＩ”Ｃパスを介して確認することができ、ま
た積分器の計数器３００の状態を示す状態信号Ｊ−１上
位制御ユニットに送り返すことができる。

指令ユニットはＩ１０ポートｈ、ｉ、ｊ、にも含む。従
って、Ｉ１０ポートｈ、ｉ、ｊＫ後接続れている平行線
を介して交互に制御器を制御できる。

Ｉ１０ボートはこの他に試験動作も行なうことができる
。信号１をポートｉに印加すると、指令ユニットがクロ
ック信号ｆ、ｆＳ□　”　ｐｗｎをポートｂ　ｒ　ｋ　
＊　ｊに送出する。１６号Ｏをポートｉに印加すると、
同期化した速度信号　’ｍｕおよおよび基準信号　’ｒ
ｕがポー）ｈ、ｋを介して送り返される。

制御器の設定を、該制御器がＰ′＋制御器のみまたは工
〜制御器のみとして動作する状態に行なうことができる
。

本発明は以上に一例として記載した実施態様に限定され
るものではない。ここに開示した範囲内の教示事項から
でも、当業者であれば上記実施態様を多くの方法で変更
できよう。このような変更例も、特許請求の範囲の項に
示す保護の対象として含まれるものである。

【図面の簡単な説明】

第１図は本発明による比例積分制御器を使用した制御シ
ステムを示す図、第２図は本発明制御器のブロック線図
、第３図は非同期／同期コンバータの回路図、第４図は
第２図に示した制御器用の比例回路を示す回路図、第５
図は比例回路の各信号の時間図、第６図は積分器の回路
図、第７図は積分器の各信号の時間図、第８図は掛算器
ネットワークの回路図、第９図は周波数分割器と、この
周波数分割器および制御器のその他の構成装置の制御を
行なう一連のシフトレジスタを示す回路図である。 ２００・・・アップダウン計数器、　　２０２・・・論
理回路、■・・・積分器、　　３００・・・アップダウ
ン計数器、べ理ノ、づ１理士　中　　　村　　　　至Ｆ
ｉｇ、７

Claims (12)

【特許請求の範囲】
1. （１）電気モータ、より特定的には直流モータの速度を
   基準信号の周波数に従つて制御するための電子式比例積
   分制御器であつて、 −その周波数がモータの出力速度を表わす速度信号を生
   成するための速度センサと、 −基準信号と速度信号の周波数差に相当するＰ制御信号
   を生成する比例回路と、 −基準信号と速度信号の周波数差の時間積分に相当する
   Ｉ制御信号を生成する積分器および前記２つの制御信号
   の和または重み付け和に相当する和信号を生成する加算
   器と、 −前記加算器の和信号に応じてモータの制御を行なう出
   力ステージとを含んで成る制御器において、前記比例回
   路がアップダウン計数器と論理回路とを含んで成り、前
   記論理回路が、 −速度信号と基準信号とをそれぞれ速度信号または基準
   信号の立上りフランク毎にその状態を変える標準化信号
   に変換することと、 −標準化速度信号のパルスが存在しかつ標準化基準信号
   のパルスが存在しないことを条件に、クロック信号と同
   期して一連の上向き計数パルスを計数器に送出すること
   と、 −標準化基準信号のパルスが存在しかつ標準化速度信号
   のパルスが存在しないことを条件に、クロック信号と同
   期して一連の下向き計数パルスを計数器に送出すること
   と、 −標準化速度信号と標準化基準信号の両方においてパル
   スが発生しかつ両信号のパルスブレークが同時に生じた
   場合に計数結果を出力する信号と計数器をリセットする
   信号とを生成することとを行なうことを特徴とする制御
   器。
2. （２）前記積分器がアップダウン計数器と論理回路とを
   含んで成り、該論理回路が該計数器に対して、速度信号
   の立上りフランク毎に上向き計数パルスを送出し、かつ
   基準信号の立上りフランク毎に下向き計数パルスを送出
   することを特徴とする、特許請求の範囲第１項に記載の
   制御器。
3. （３）比例回路と積分器との前に２つの非同期／同期コ
   ンバータが設けられており、該２つのコンバータがそれ
   ぞれ基準信号または速度信号の立上りフランクおよび下
   降フランクを、比例回路および積分器用のクロック信号
   のパルスとそれぞれ同期させることを特徴とする、特許
   請求の範囲第１項または第２項に記載の制御器。
4. （４）第１クロック信号と同じ周波数を有し、かつ第１
   クロック信号に関して半サイクル位相シフトされている
   第２クロック信号が比例回路と積分器に送られることを
   特徴とする、特許請求の範囲第３項に記載の制御器。
5. （５）周波数分割器が選択可能な分割比に従つて基準信
   号の周波数を減少し、比例回路と積分器または非同期／
   同期コンバータがそれぞれ周波数分割器の周波数支持基
   準信号を受信することを特徴とする、特許請求の範囲第
   １項から第４項のいずれかに記載の制御器。
6. （６）前記周波数分割器の前に周波数掛算器が設けられ
   ていることを特徴とする、特許請求の範囲第５項に記載
   の制御器。
7. （７）−２種類の異なつた周波数分割比を記憶すべく２
   つのメモリが周波数分割器と関連して設けられており、 −クロック信号を生成するクロックゼネレータがデータ
   を記憶するメモリを２つ備えており、該２つのメモリを
   介してクロック信号のために２種類の異なる周波数が事
   前設定され、 −周波数分割器の分割比とクロック信号の周波数とが共
   通制御信号によつて切換可能であることを特徴とする、
   特許請求の範囲第５項または第６項に記載の制御器。
8. （８）振幅値のメモリが和信号と共に、出力ステージに
   よつて生成される出力信号の大きさを決定することを特
   徴とする、特許請求の範囲第１項から第７項のいずれか
   に記載の制御器。
9. （９）出力ステージがパルス幅変調器を備えており、該
   パルス幅変調器が前記和信号に相当するパルス幅と振幅
   値に相当するサイクル長を有する信号の形で出力信号を
   生成することを特徴とする、特許請求の範囲第８項に記
   載の制御器。
10. （１０）前記積分器および振幅値メモリの後にそれぞれ
    シフタが設けられており、該シフタが制御信号に依つて
    前記積分器およびメモリのマルチビットデータに２の同
    じ累乗を掛けることを特徴とする、特許請求の範囲第１
    項から第９項のいずれかに記載の制御器。
11. （１１）該制御器の個々の装置に対してデータ信号と制
    御信号とを伝送する該制御器の指令ユニットが、２線式
    バスシステムのためのインタフェースを有していること
    を特徴とする、特許請求の範囲第１項から第１０項のい
    ずれかに記載の制御器。
12. （１２）相互に同期して可動の複数の副システムを備え
    る複写機であつて、個々の副システムが別個の駆動装置
    を有しており、該駆動装置が特許請求の範囲第１項から
    第１１項のいずれかに記載の制御器によつて相互に同期
    化されることを特徴とする複写機。