JPS62236043A - デ−タプロセツサテスト用のインライン走査制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はデータ処理システム及びデータプロセッサにみ
られるようなデジタル論理の検査に関する。とくに、本
発明はデジタル論理へと、またデジタル論理からシフト
（走査）される一連のテストパターンを生成し、デジタ
ル論理が障害なく機能するか否かを判定可能な回答記号
を作成する走査制御装置に関する。

デジタルないし論理システムはしばしば、システムに種
々のテスト信号を供与し、それに応じて生成される出力
信号を監視することによってテストされてきた。この技
術に加えて、論理システムは更に以下の２つのモードの
１つで機能するよう選択可能な基本記憶装置段（すなわ
ちフリップフロップ）を組込むように設計されてきた。

第１のモードは基本記憶装置がシステム内で定常に動作
するモードであり、又、第２のモードは一群の記憶段が
直列に接続されて拡張されたシフトレジスタ、ないしよ
り一般に「走査線」と称するラインを形成するようにさ
れたモードである。次にビットパターンが走査線へと、
また走査線から走査され、その出力は分析されて（通例
は既知のないし標準のパターンとの比較により）、段の
動作能力及びテストされた論理の相互連絡の判定がなさ
れる。

テストの制御には、走査線へと走査されるビットパター
ンを形成し、走査によって生成される結果を検索しかつ
記憶することを含めて、しばしばマイクロプロセッサが
利用されてきた。通常、上記のようなテストでは大量の
出力データが生成され、後の分析用に走査線を通過する
テスト情報を保持するための大きな記憶領域が必要であ
る。このため、テスト情報を記憶する記憶装置の量が限
定されて使用されるビットパターンの数も限定され、そ
の結果、実行できるテストも限定されてしまう。

更に、この種の現在公知であるテスト技術は、インライ
ンテスト（すなわち動作を終了させることなく動作中に
テストを実行すること）が不可能である。通常はテスト
を実施する前にシステムが停止され、テストの完了後に
再開されるのが常であった。

更に、従来型の走査テスト方式は、ビットパターンの設
ｆと、ビットパターンをシステムの単一または複数の回
路段を通過させる任意の動作段階との間で比較的長い時
間（プロセッサ時間に関して）を経過する方式で実行さ
れてきた。従って、この種々のテストは多くの場合、追
跡することが最も困難である問題、すなわちプロセッサ
システム内のタイミングないしレーシングの問題を克服
することができなかった。

従って、プロセッサ又は他の論理システムのようなデジ
タルシステムをできるだけ完壁に実行可能な装置が必要
とされることが了解されよう。この、ような装置は迅速
かつ即応型であり、システム動作をできる限り妨げるこ
となくシステム内でテストを実施でき、かつレース及び
タイミングの問題のような「実行時」の誤りを検出する
態様にて動作可能でなければならないだろう。

本発明はシステムの素子の固有の高度な有効範囲を活か
す方式でデジタルシステムを適宜にテストすることが可
能な走査制御装置を提供する。テストはインラインにて
、すなわちシステムの実行待動作を短かく、しかも控え
目に中断するだけで実行可能である。本装置は高速かつ
高性能で、またテストされるシステムに基本的に即応す
る態様でテストを実行可能である。

本発明に基づき、本発明を導入するデジタルシステムを
形成する基本記憶装置ないしフリップフロップのいくつ
かは２つの動作モード間で走査信号の表明に応答して切
換え可能に設計されている。

すなわち定常モードとテストモードである。走査信号が
出現しない場合は記憶装置はシステムの設計における利
用度に応じてフリップフロップ、カウンタ、ラッチ等を
形成する。しかし、走査信号が出現すると、記憶装置の
いくつかは局部的に相″　　　　　　互に結合されて一
群の大型ないし拡張されたシフトレジスタないし「走査
線」を形成する。

走査信号によって上記のように構成されたそれぞれの走
査線はテストパターンを受ける入力端子と、テストパタ
ーンが走査線を通過した後にテストパターンを提供する
ための出力端子とを有する。

テスト中、システムの目下形成された走査線に供与され
る走査信号及び擬似乱数ビットパターンを含む制御信号
を発生するため走査制御装置が提供される。しかし、実
際のテストの前に、走査制御装置はシステムの状態をア
クセス（シフト・アウト）シかつ保持するため走査線を
使用する。テスト終了後、保持された状態は、中断がな
かったかのようにシステムが進行できるように置き換え
ることができる。走査線を通ってシフトされたビットパ
ターンを任意選択式に圧縮して、例えば極めて大量の結
果のテストパターン（例えば４０００万バイト、４０の
走査線を使用、それぞれ１２８ビツトの最大長さ）で、
テストの合格／不合格（ＰＡＳＳ／ＦＡ！Ｌ）を判定す
るため５バイトの記号が得られるように、圧縮用の巡回
冗長符号化が利用される。

走査制御装置は一連の命令に応答して動作可能であり、
かつ走査制御装置に、実施されるテストを制御しかつ監
視するための必要な命令とデータをダウンロードするこ
とが可能な診断データテスト装置（ＤＤＴ）に応答して
、それ自体が動作されるマイクロプログラミング可能な
状態順序子である。

次に添附図面に基づき本発明の実施例を詳細に説明する
。

第１図を先ず参照するに、例えばデータプロセッサ等で
あるデジタル論理アセンブリ１２上で好適にインライン
・テストを実施するように構成された本発明の走査制御
装置（１０の参照番号で総称）を示す。論理アセンブリ
１２には２つの動作モードのうちの１つにて構成可能な
一群の個別の基本状態記憶装置（例えばフリップフロッ
プ、第３図）が含まれる。制御信号が出現しない場合は
状態記憶装置が定常の態様（すなわち論理アセンブリ用
に設計されたとうり）にて論理アセンブリ１２内で機能
する第１モードが確立される。しかし、制御信号が出現
すると、状態記憶装置の相互連絡は複数個の拡張シフト
レジスタないし「走査線Ｊ１４へと再構成される。本発
明を説明するため、走査線１４は一群に８介割され、そ
れぞれの群には参照番号１６を符す。走査線１４には５
つの上記群１６、すなわち群０　（ＧＲＰ−０）から群
４　（ＧＲＰ−４）まである。

それぞれの走査線１４は最大１２８ビット位置である。

走査線１４のなかには１２８ビツト位置以下の長さのも
のもあるが、本発明の実施例は２５６ビツト位置の長さ
までの走査線を処理可能ではあるものの、１２８ビツト
位置以上のものはない。２５６ビツト位置以上の長さの
走査線はより大型のサイクルカウンタ５２（第２図）を
必要とし、これは走査線の全長についてテストパターン
にて走査するために用いられるクロック数をカウントす
るために使用される。

走査制御装置１０は更に乱アクセス記憶装置（ＲＡＭ）
２２内に記憶されている命令とデータに応答して動作可
能である走査制御ユニッＩ−（ＳＣＵ）２０を含んでい
る。ＲＡＭ２２と５ＣＵ２０とを相互連結するのは１３
ビット幅のアドレス母線２４と９ビツト幅（８ビツトの
データ、１ビツトの偶数パリティ）のＲＡＭデータ母線
２６である。

５ＣｔＪ２０はＲＡＭ２２内に記憶されている命令とデ
ータに応答して、１６ビツト走査データ・イン（ＳＤＩ
）母線上の走査線１４の群１６と通信される所与の及び
（又は）擬似乱数のビットパターンを生成するように機
能し、かつ、８ビツト走査データ・アラ）、（ＳＤＯ）
母線でのテストの結果を受ける。走査線１４を条件づけ
る機能を果たす保持制御信号が一群の保持可能化レジス
タ３０から発する４０ピツ）ＨＯＬＤ　（保持）母線か
ら、デジタル論理アセンブリ１２へと供給される。５Ｃ
Ｌ１２０により生成された保持制御信号はＨＬＤ、ＣＴ
Ｌ母線上の保持用使用可能化レジスタ３０へと誘導され
、存在が表明されると、個々の保持可能化レジスタの文
脈を選択的に条件づけ１、　　　　　る機能を果たし、
後述する態様で走査線１４の動作を制御する信号を生成
する。

任意のテストの結果はＣＲＣＣＯＮ、ＴＲ０Ｌ（ＣＲＣ
制御）母線上でＣ０ＮＴＲ０Ｌ　（制御）及び５ＮＡＢ
Ｌ１３　（使用可能〉信号を受け、その動作を指示する
一群の巡回冗長圧縮（ＣＲＣ）ユニット（ＣＲＣＯ−Ｃ
ＲＣ−４）によって任意選択的に圧縮される。三重状態
である０８０群３４の出力はＳＤＯ母線を形成する。

利用される圧縮技術は巡回冗長符号化の簡単な変形であ
る。

５ＣＵ２０は、命令とデータを５ＣＵ２０のＲＡＭ２２
へとダウンロードする機能を果たすマイクロプロセッサ
準拠ユニットであり、かつダウンロード命令を介して５
ＣＵ２０のレジスタの一部または全部の状態をプリセッ
ト可能である診断データトランシーバ（ＤＤＴ）３６の
初期制御のもとで動作する。

５ＣＵ２０は第２図により詳細に図示されている。図示
のとうり、５ＣＵ２０の基幹は５ＣＵ２０の全ての動作
ユニットを相互連結する内部データ母線（ＩＤＢ）であ
る。命令または指令はＩＤＢ４Ｏへのマルチプレクサ（
ＭＰＸ）４２を経由して双方向ＲＡＭデータ母線２６上
で５ＣＵ２０に誘導され、指令（ＣＭＤ）レジスタ４４
にロードされる。それぞれの指令は４ビツトの動作コー
ドを含み、これは制御論理４６に供給されて、５ＣＵ２
０の各種ユニット用の内部の必要なタイミング及び制御
信号を発生する。別の４ビツトは（動作コードと共に）
、０８０群３４（第１図）に通信される９ビア）のＣＲ
Ｃ制御信号を形成するために利用される。

制御論理４６はゼロデコード論理４８及び５０からのゼ
ロ検出信号を受ける。ゼロデコード論理４８．５０はそ
れぞれサイクルカウンタ５２及びループカウンタ５４に
より作成されるカウントを受ける。各々のゼロデコード
論理４８．５０はその関連カウンタからのカウントがゼ
ロと等しいことを示す信号を生成する機能を果たす。第
２図に示すように、サイクルカウンタ５２とループカウ
ンタ５４はＩＤＢ４Ｏによりロードされる。

サイクルカウンタ５２は（命令制御によるＲＡＭアクセ
スによって）、単一の命令に関する事象の所望の繰返し
数を示すカウントでプリセットされ、ゼロ・カウントに
達するまで制御論理４６により生成される信号（図示せ
ず）により順次減分される。サイクルカウンタ５２は例
えば走査線１４へとシフトされたテストパターンのビッ
ト数をカウントする機能を果たす。ループカウンタも同
様であるが、相異点は、このループカウンタには５ＣＵ
２０により実行されるべき命令群の繰返し数を示すカウ
ントがロードされ、命令群のそれぞれの実行周期をカウ
ントする点である。

ＲＡＭ２２（第１図）からＲＡＭデータ母線２６に入る
データは指令アドレスレジスタ６０又はデータアドレス
レジスタ６２のいずれかによって生成される１３ビツト
のアドレスによりアクセスされ、前記レジスタはそれぞ
れマルチプレクサＭＰＸ６４によってＲＡＭアドレス母
線２４へと多重化される。

状態レジスタ４５は５ＣＵ２０が遊び状態（非動作状態
）または稼動状態（そのＲＡＭ２２からの命令を実行）
のいずれであるかに関する情報を含む。後者の状態の場
合は、ＤＤＴ３６の５ＣＵ２０へのアクセスは限定され
る。すなわちＤＤＴ３６は状態レジスタ４５を読出し、
または、ＡＤＤＲ（アドレス）母線を経由して制御論理
を書込むことにより動作を停止させることが可能である
。

状態レジスタ４５の出力は、ＲＡＭデータ母線２６をも
連結するマルチプレクサ（ＭＰＸ）４３を経由してＤＤ
Ｔデータ母線２４へと連結される。

ＩＤＬＥ　（遊び）信号は状態レジスタ４５により生成
され、ＭＰＸ４２を制御するために使用される。５ＣＵ
２０が遊び状態にある時はＩＤＬＥの存在が表明され、
ＭＰＸ４２はＤＤＴデータ母線２４をＩＤＢ４Ｏへと通
信する。５ＣＵ２０が稼動状態にある時は、ＩＤＬＥの
存在は表明されず、ＲＡＭデータ母線２６はＭＰＸ４２
によってＩＤＢ４Ｏへと通信される。

ＲＡＭ２２の機構は記憶場所の低位の５１２バイト（す
なわちアドレス０〜５１１）がＳ　Ｃ［Ｊ２０憔　　　
　　に記憶されている指令または命令を含むようになっ
ている。それぞれの命令は２バイトである。すなわち、
第１のバイトは動作コードを含み、次にデータを含む第
２のバイトが続く。命令のそれぞれの動作コード部は（
記憶場所Ｏ〜５１１）の偶数アドレスに記憶され、また
命令のそれぞれのデータ部は奇数アドレスに記憶されて
いる。従って、指令アドレスレジスタ６０の最下位ビッ
ト（ＬＢＳ）は制御論理４６によって生成されるＴ信号
に応答して単にトグルするフリップフロップである。更
に、（指令アドレスレジスタ６０のトグルされたビット
場所に加えて）８ビツトだけが必要であるので、指令ア
ドレスレジスタ自体はわずか８ビツト幅であり、マルチ
プレクサ（ＭＰＸ）６４が４つの最上位ビット位置にゼ
ロを埋込み、必要な１３−ビットアドレスを形成する。

５ＣＵ２０は更に論理ユニット１２（第１図）をテスト
するために用いられるビットパターンを生成する１６−
ピッドパターン発生器／レジスタ（ＰＧＲ）７０を含む
。ＰＧＲ７０はゼロを除（任意のシード値から２′６−
１ビツトの擬似乱数の組合わせを作成可能な１６ビツト
レジスタまたは１６ビツト多項カウンタのいずれかとし
て機能する従来型の設計である。ゼロの値がシード（ロ
ード）され、多項カウンタ構成にて動作されると、ＰＣ
Ｉ？７０は別の非ゼロ値がシードされるまでゼロ状態に
留まる。シードはＩＤＢ４Ｏを経由してマルチプレクサ
７２を介して行なわれる。ＰＧＲの出力はＰＧＲ７０の
内容を論理ユニット１２の走査線１４に通信するためＳ
ＤＩ母線に供給される。

ＰＧＲの内容は更にＲＡＭデータ母線２６を経由しマル
チプレクサ（ＭＰＸ）７４を峰してＲＡＭ２２に利用可
能にされる。特別には図示しないが、ＰＧＲ７０の１６
ビツト出力はＭＰＸ７４によっ゛て８ビツト群に多重化
され、更にＲＡＭ２２内に記憶される時、それぞれの８
ビツト部に加えられるパリティを有している。

ＲＡＭ　２２４；Ｊ更ニＳ　Ｄｏａ線、、　Ｄ　ＤＴ７
”−夕ｆｆｌ線２４及びデータアドレスレジスタ６２か
らマルチプレクサ７４を経由してデータを受けることが
できる。データアドレスレジスタ６２の１３ビツト出力
に関して、１３ビツトがＭＰＸ７４によって多重化され
、データアドレスレジスタ６２の内容の８ビツト部分を
含む第１の９ビツト語及び、データアドレスレジスタ６
２の内容の残りの５ビツト部分を含む第２の９ビツト語
が提供される。

最後に、５ＣＵ２０は制御論理４６、ＩＤＢ４Ｏからの
タイミング及び制御信号に応答してそれぞれロード可能
である一対のテストレジスタ７６と７８を含む。テスト
レジスタ７６及び７８の内容はＨＬＤ、ＣＴＬ母線によ
り保存用使用可能レジスタ３０　（第１図）に通信され
る。テストレジスタ７６及び７８により生成される信号
は、（ＳＤＩ母線上で通信されるデータによりロードさ
れる）保持用使用可能レジスタ３０の出力を修飾し、走
査＆’ｉ１４を制御するＨＯＬＤ　（保持）信号を生成
する機能を果たす。

第１図に関連して説明したように、本発明の装置により
実現される制御は、部分的にはテストされる論理ユニッ
ト１２内に含まれるフリップフロップの所与の１つを構
成して、走査線１４用の一群の拡張シフトレジスタを形
成する制御信号を生成する機能を果たす。第３図にはこ
のコンセプトが示されている。第３図は基本記憶ユニッ
ト（例えばフリップフロップ）８０い　８０２・・・８
ＯＮから形成された走査線１４の１つを示す。記憶ユニ
ット８０１・・・８ＯＮのそれぞれはクロック（ＣＬＫ
）人力にて、システムにより生成される周期信号である
ＣＬＯＣＫ　（クロック）信号を受ける。データ（Ｄ）
入力では定常動作中、論理ユニット１２の別の回線によ
り生成されるデータ信号が受信されよう。記憶ユニット
８０１　・・・８０、はそれぞれ走査データ（Ｓ　Ｄ）
入力を含み、記憶ユニット８０．はそのＳＤ大入力てＳ
ＤＩ母線の１つの線を受ける。別の記憶ユニット８０゜
・・・８ＯＮはそれぞれのＳＤ大入力て走査線１４の即
先行する段の出力（Ｑ）を受ける。

インバータ８２と２人力ＡＮＤゲート８４とより成る論
理回路はそれぞれの記憶素子８０．　　・・“ゝ　　　
　　・８０．のデータ可能化（ＤＥ）及び走査可能化（
Ｓ　Ｅ）入力によりそれぞれ受信される信号を生成して
テスト動作中、走査線１４の動作を制御し、または走査
線１４の構成から個々の記憶素子８０゜・・・８０．を
解放して、それが通常通り使用できるようにする。

２つの信号、すなわちｌｌ０ＬＤ　ＥＮＡＢＬＥ　（保
持可能化、ｌｌ０ＬＤ、　［ｉＮ）及び５ＣＡＮ　ＥＮ
ＡＢＬＥ　（走査可能化、５ＣＡＮ、　ＥＮ）信号が走
査線１４の構成と動作を制御するために受信される。第
４図には走査線１４の個々の記憶素子８０．・・・８０
．４用の真理値表が示しである。このように、例えばｌ
ｌ０ＬＤ、　ＥＮ及び５ＣＡＮ、　ＥＮの双方が論理ゼ
ロである時は、それぞれの基本記憶ユニットはその定常
モードで動作するので、ＣＬＫ信号によりクロックされ
るとき、論理ＨＩＧ１１（高）がＤＥ大入力供給される
とＱ出力はＤ出力に供給されるいずれかの出力となり、
論理ＬＯＷ（低）が供給されると、記憶素子はその状態
を保持する。所望であるなら、補足回路を加えてＤＥ大
入力インバータ８２の出力の他にも論理ユニット１２　
（第１図）の別の素子からの信号を受けて、記憶素子の
データを受けることを可能化するよう動作せしめること
も可能である。しかし、このような補足回路はｌｌ０Ｌ
Ｄ、　ＵＮ信号が全てを無視して、その時ＤＥ大入力供
給された何らかの信号を即時取消す（ｄｅ−ａｓｓｅｒ
ｔ）ように構成されなければならない。

第４図の参照を継続すると、仮に５ＣＡＮ、　ＵＮが論
理１となり、論理ゼロにてｌｌ０ＬＤ、　ＥＮを保持す
ると、記憶素子８０．はそれぞれのＳＤ大入力供給され
るデータを受けることが可能となる。すなわち、走査線
１４として構成される。ＨＯＬＤ、　ＥＮ信号が表明さ
れると（論理１）、走査線１４の内容は凍結されるので
、状態の変化は起り得ない。

記憶素子８０１・・・８０．のその他の特性は、その設
計が、ＳＥ大入力ＤＥ大入力乗越えるようになされてい
ることである。すなわち、論理ＩＩ　Ｉ　Ｇ　ＩＩがＳ
Ｅ大入力供給されると、Ｑ出力はＳＥ大入力供給される
いずれかの出力（全てのＣＬＯＣＫパルスを伴なう）−
ＤＥ大入力供給されるいずれかの出力となる。論理ＬＯ
ＷがＳＥ大入力供給される時にＤＥ大入力論理ＨＩ　Ｇ
　Ｈを表明しているなら、Ｑ出力は各クロックと共に０
人力に供給されるいずれかの出力となる。最後に、論理
ＬＯＷがＳＥとＤＥ大入力双方に供給されると、記憶素
子は変化しない状態に留まる。

＋１０ＬＤ、ＥＮ信号はそれぞれ個々の走査線１４につ
いて、ｌｌ０ＬＤ　ＥＮＡＢＩ、Ｅ　（保持可能化）レ
ジスタにより生成される。保持可能化レジスタ３０は第
５図に詳細に示しである。図示するとうり、保持可能化
レジスタ３０は、それぞれが走査群１６に対応する５個
の別個の８ビツトレジスタ９０〜９４を含んでいる。そ
れぞれの保持可能化レジスタ９０〜９４の各ビット位置
は走査線１４の１つに対応している。保持可能化レジス
タ９０〜９４の出力は凍結／休止（Ｆ／Ｐ）回路９５〜
９９に供給される。アドレス・デコード回路１００によ
り生成されるロード可能化信号に応答してデータがＳＤ
Ｉ母線の８ビツトから保持可能化レジスタ９０〜９４の
それぞれにロードされる。ＳＤＩの３つの別のビット線
はアドレス・デコード回路１００に供給されてロード可
能化信号を発生せしめる。ロード可能化レジスタ９０〜
９４は選択的にロードされることも、あるいは同一の８
ビツト制御語で同時にロードされることも可能である。

ロードは５ＣＵ２０の制御論理４６からのロード可能化
（ＬＤ、ＥＮ）信号によって行なわれる。

Ｆ／Ｐ回路９５−９９は更に５ＣＵ２０のテストレジス
タ７６及び７８　（第２図）からの信号、ＦＲＥＥＺＩ
Ｅ　（凍結）　、ＰＡＵＳＥ　（休止）　、Ｆｌ？ＥＥ
ＺＥ、ＥＮ（凍結可能化）、及びＰＡＵＳＲ，ＥＮ　（
休止可能化）を受けてレジスタ９０−９４からのそれぞ
れの出力を条件づけ、それぞれの走査線について群制御
信号を生成する。すなわち、各走査線用のｌｌ０ＬＤ、
　ＥＮ（保持可能化）信号を生成する。上記の条件づけ
は第６図の論理図に於て図示されている。

Ｆ／Ｐ回路９５−９９は対応する保持可能化レジスタ９
０−９４のそれぞれのビット位置用の条件づけ段を含ん
でいる。例えば、第６図に示すように、Ｆ／Ｐ回路９５
は群１６の群ゼロ（ＧＲＰｌ　　　　　−〇）の走査線
１４の１つ（例えば走査線Ｉ）に対応する保持可能化レ
ジスタ９０のビット位置を受ける条件づけ論理１０４を
含む。このビット位置を１にセットすると、ＰＡＩＪＳ
Ｅ　（休止）４８号の表明により関連する走査線１４が
保持されるよう選択される。ＰＡＵＳＩＥ　（休止）　
、ＦＲＥＥＺＥ　（凍結）、ＦＲｒＥＥＺＥ、ＥＮ　（
凍結可能化）、及びＰＡＵＳＥ、　ＥＮ　（休止可能化
）信号はビット位置の指令を条件づけるか、または無視
して、走査線１　（Ｓ／Ｌ−１）用の保持可能化信号を
生成する機能を果たす。

このように、保持可能化レジスタ９０の各段はＦ／Ｐ回
路９５内に対応する条件づけ論理１０４を有し、また同
じことが保持可能化レジスタ９１−９４とそれに対応す
るＦ／Ｐ回路９６−９９についても言える。従って第６
図が示すように、条件づけ論理１０４は３個の２人力Ａ
ＮＤゲート１０６．１０８及び１１０を含み、その出力
は４人力ＯＲ−ゲート１１２に結合されている。ＡＮＤ
ゲート１０６は１つの人力でＳ／Ｌ−１に対応する保持
可能化レジスタ９０の段の内容の状態を受ける。ＡＮＤ
ゲーグー０６の別の入力（能動的なＨＩＧＨ）は５ＣＵ
２０のテストレジスタ７６（第２図）からのＰＡＵＳＥ
　（休止）信号を受ける。

ＡＮＤゲート１０８はＦＲＥＩＥＺＥ、１１！Ｎ（凍結
可能化）信号をテストレジスタ７８から受けるように構
成されており、一方、ＡＮＤゲーグー０８の別の入力は
記憶素子８０．・・・８ＯＮを休止させる別の休止信号
を受ける。これらの休止信号はデジタル論理アセンブリ
１２によって発生され、設計上可能であることが検出さ
れると状態変化を一時的に遅らせることもできよう。最
終的にテストレジスタ７６から（ＤＰＲＥＥＺＥ　（凍
結）信号はＯＲゲート１１２に直接供給され、かつＡＮ
Ｄゲート１０６−１１０の出力と論理和され（ＯＲｃｄ
）、走査線Ｓ／Ｌ−１用のＨｏｔ、［１，ＥＮ　（保持
可能化）信号が生成される。暫時側の凍結及び別の休止
信号を無視すると、走査線Ｓ／Ｌ−１に対応するレジス
タ段の内容にかかわらず、ＦＲ［Ｉ！Ｚｌ！　（凍結）
　、ＰＡＵＳ［！（休止）　、ＰＲＥＥＺＢ、ＵＮ　（
凍結可能化）及びＰＡＵＳＥ。

ＥＮ　（休止可能化）信号はｌｌ０ＬＤ、　ＵＮ　（保
持可能化）信号を生成すべく前記内容を無視し、関連す
る走査線は選択的に保持または凍結されることが了解で
きよう。従って、第１図、第５図及び第６図を相互に参
照すると、保持可能化レジスタ３０の目的は、テスト動
作中、走査４５１１４の１つまたは複数を選択的に保持
（又は凍結）することであることが了解できよう。走査
線１４が保持ないし凍結モードに強制されると、走査線
１４の状態は変化することができない。走査線１４を選
択的に凍結する能力によって５ＣＵ２０はテスト中、ど
の走査線１４がシフト、凍結または実行の動作モードに
されるかを選択することができる。このため５ＣＵ２０
は任意の走査線の任意の数すなわち０から４０全てにい
たるまでの数の走査線にて同時にテストを構成すること
ができる。

ここで、ＰＡＵＳＥ、　ＦＲＥＥＺＥ、　ＦＲＩＥＥＺ
Ｅ、ＥＮ及びＰＡＵＳＥ。

ＥＮの各信号をより詳細に定義するのが好適であろう。

ＰＡＵＳＥ：　　この信号は保持可能化レジスタ９０−
９４の対応するビットの位置により使用可能にされた走
査線１４を選択的に凍結すべく　ＳＣＵにより表明され
る。この信号は５ＣＵ２０によっテ特定の走査線１４を
選択的に凍結するために使用され、一方凍結されない走
査線１４は実行モードにされ（ｌから無限に近ずく数ま
での制御された周期数で自由実行が可能）、または走査
モード（クロックごとに１ビツトだけデータをシフトさ
せることが可能）にされることができる。

ＦＲＥＩＥＺＥ　：　この信号が表明されると、全ての
走査線１４に供給された１ＩＯＬＤ、ＥＮ　（保持可能
化）信号が強制的に表明され、論理ユニット１２の凍結
が強制され、いかなる状態変化もできなくなる。

ＦＲＥＥＺＥ、ＥＮ：　　Ｓ　ＣＵ　２０がＦＲＥＥＺ
Ｅ、ＥＮ信号を表明すると別の凍結信号を使用可能にし
て論理ユニット１２の凍結を可能にする。これらの信号
が表明されない場合は、これらの信号は論理ユニット１
２を凍結させることができない。

ＰＡＵＳＥ、ＥＮ：　Ｓ　ＣＵ　２０からノＰＡＵＳＥ
、ＥＮ　（休止可能化）信号はＦＲＢｆ！ＺＥ、ＥＮと
同様にして論理ユニット１２により発生される別の休止
信号を使用可能゛ゝ　　　　にし、走査線に対応する保
持可能化レジスタ８０゜・・・・・・８０．のビットの
位置の１　　（ＯＮＥ）により選択された走査線１４を
一時的に凍結せしめる。

先に進むまえに、この時点で、第１０図を参照しつつ走
査線１４の制御動作におけるＦＲＥＥＺＥ　（凍結）信
号の利用について説明するのが好適であろう。第１０図
は走査装置が提供する信号を介した走査装置の動作形式
を概略した簡略化されたタイミング図である。

最初に、５ＣＵ２０は遊び状態にあり、状態レジスタ４
５　（第２図）は（ｔｏの時点で）　ＩＤＬＩ！（遊び
）信号を表明して、ＤＤＴデータ母線２４がＭＰＸ４２
を経由してＩＤＢ４Ｏと通信されるようにする。５ＣＵ
２０は瞬時的にＳＥＬ信号を表明するＤＤＴ３６（第１
図）によって「喚起」される。それによって制御論理は
タイミング信号及び制御信号を発生し始めて、ＲＡＭ２
２から命令をアクセスし、かつデコードする。かくして
第１Ｏ図のｒＡＪで示した期間中、５ＣＵ２０はＳＥＬ
信号に応答して初期状態設定をなす。それには、テスト
レジスタ７６に時間ｔ１にてＦＲＥＥＺＥ（凍結）信号
の表明を生じる語をロードし、全ての走査線１４に大域
的にｌｌ０ＬＤ、ＥＮ　（保持可能化）信号が表明され
ることも含まれる。（第５図及び６図参照）上記のよう
にＦＲＥＥＺＥ　（凍結）信号は大域的信号であるので
、これは全てのＦ／Ｐ回路９５−９９に供給され、Ｆ／
Ｐ回路９５−９９のそれぞれからの８つのｌｌ０ＬＤ、
ＥＮ　（保持可能化）信号も表明される。

これによって各走査線１４の状態記憶素子８０゜・・・
・・・８０．（第３図）のＤＥ大入力供給される信号が
打消され、論理アセンブリ１２が凍結される。

テストレジスタ７６とテストレジスタ７８にロードされ
た語はＰＡＵＳＥ　（休止）　、１ｉｏＬＤ／ＤＩＳＡ
ＢＬＥ（保持不能化）、及びＩ／Ｌ　ＴＥＳＴ、ＥＮ　
　信号を表明して、論理アセンブリ１２及びその選択さ
れた部分を、テスト中に生じる状態変化の間、外部から
の作用ないし作用を及ぼす外部装置から遮断ないし「フ
ェンス」を設ける。この点に関しては更に後述する。

５ＣＵ１４は準備を続行し、（この例では）パターン発
生器にゼロをシードすることを含めて論理アセンブリ１
２の状態を保存する準備を行なう。

時間ｔ２にて準備が完了すると、５ＣＵ２０はテストレ
ジスタ７６をロードしてＦＲＥＥＺＥ　（凍結）を打消
し、１ＩＯＬＤ、［ＥＮ　（保持可能化）信号の打消し
を生起し、同時に５ＣＡＮ、ＥＮ　（走査可能化）信号
を表明する。この作用はＣＬＯＣＫ　（第３図）に応答
して状態記憶素子８Ｌ　　　８ＯＮを走査線１４として
構成し、走査線１４の状態を論理アセンブリ１２からシ
フトアウトしてＳＤＯ母線（第１図）へとシフトし、そ
の結果論理アセンブリ１２の状態をＲＡＭ２２内に保存
可能にすることである。

５ＣＵ２０は保持可能化レジスタ９０−９４　（第５図
）の選択された１つの周期的なロードと共ニＰＡＵＳＥ
　（休止）信号を制御して、４つの走査線群ＧＲＰ−０
−ＧＲＰ−４を選択的に凍結し、１つの群の動作を可能
にし、かつ対応するＣＲＣ群を選択して、選択された走
査線１４をＳＤＯ母線（以下参照）へと誘導する。この
ようにして、４０の走査線は、「保存」動作中、８ビツ
ト（線）ＳＤＯ母線へと多重化される。

論理アセンブリ１２の状態が保存された時点では全ての
ゼロが走査線１４へと走査されており、擬似乱数テスト
パターンの順次の発生と走査線１４への検出を開始する
ことが可能である。かくして、Ｃと表示された期間中、
論理システム１２は凍結され（すなわち、ＦＲＥＥＺＥ
が表明され、５ＣＡＮ。

ＥＮが打消される）、ＳＣ［Ｊ２０は（第１０図のＩＩ
　ＣＩＩと表示された期間中に）、ＰＧＲ７０にゼロ以
外の数をシードすることを含めてテスト用に準備される
。時間ｔΔでは、準備は完了し、１２８のクロック周期
（ＳＣＵ２０のサイクルカウンタ５２により計数される
）の間、ＦＲＢＢＺＢ　（凍結）は打消され、（全ての
走査線１４が解放される）、また５ＣＡＮ、ＥＮ　（走
査可能化）が表明される。ゼロ・デコード回路４８から
の信号が表明されると、５ＣＵ２０は１つのクロック周
期の間５ＣＡＮ、巳Ｎ（走査可能化）信号を強制的に打
消し、かつ上記周期の終り、すなわち時間ｔ５の時点で
ＦＲＥＥＸＥ′　　　　　　（凍結）を表明する。この
ことにより、ＰＧＲ７ａにより発生される擬似乱数パタ
ーンが並行してそれぞれの走査線１４へと走査される。

走査線１４は一旦ロードされると、実質上解体され、論
理アセンブリ１２は１周期の間、定常動作することが可
能となる。（すなわち、一旦「ステップ」され、必要な
らば何周期でもステップ可能となる。）Ｅと表示された
期間中、５ＣＵ２０は別のテストパターンを発生する準
備をし、５ＣＵ２０の凍結を保持する。ｔ６の時点で、
別の走査が開始され、一方、以前の走査／ステップ動作
の結果はＣＲＣ群３４へとシフトされて、テスト信号が
発生される。Ｆと表示された期間前の１周期が終了する
と、別のステップが実行され、その後、ｔ７の時点にお
いてＦＲｔｉＢＺＢ　（凍結）の表明及び別の準備期間
（Ｇ）が続く。この走査／ステップ動作は、ＣＲＣ群３
群内４内持されているテスト結果の記号を発生しつつ、
それぞれの走査線１４の全てのビットの位置が、ＰＧＲ
７０により発生された２１６−１ビツトパタ一ン全体を
み終えるまで継続する。

このテスト動作に続いて、テスト結果の記号のうち５バ
イトがＲＡＭ２２に（ＳＤＯ母線及びＭＰＸ７４を経由
して）保存され、かつ論理アセンブリ１２の状ａ（上述
のように期間Ｂの間保存されている）はそれが保存され
た時と同様の順序を逆にたどって復元される。

走査線１４へとシフトされたビットパターンはＣＲＣユ
ニット３４（すなわちＣＲＣ−０・・・・・・ＣＲＣ−
４）によって圧縮される。第７図にはＣＲＣユニット３
４の１つが図示してあり、ＣＲＣ−１，ＣＲＣ−２，Ｃ
ＲＣ−３及びＣＲＣ−４は構造、機能及び動作がＣＲＣ
−０と同一であるので、以下の説明はこれら全てのＣＲ
Ｃユニットに８亥当するものである。

第３図に示すように、走査線のＧＲＰ−０がらの８つの
走査線出力のそれぞれについて、この出力を受けるＣＲ
Ｃ論理ユニット１２０１−１２０ｇがある。それぞれの
ＣＲＣ論理ユニット１２ｏ。

−１２０，は、フリップフロップ１２２１−１２２ｅの
データ（Ｄ）入力に結合されるＣＲＣ信号を発生する。

フリップフロップ１２２１−１２２．のそれぞれの出力
（Ｑ）は３重状態増幅器１２４を経由してＳＤＯ母線の
対応するピッｊ−線ＳＤＯ。

０−５Ｄ０．７に結合される。５ＣＵ２０の制御論理４
６（第２図）からのＣＲＣ制御信号はＣＲＣＯにより受
信され、そのうちの特定の信号は３重状態増幅器１２４
を使用可能にする機能を果たし、一方別の信号は個々の
ＣＲＣ論理ユニット１２０１−１２０．に供給される。

さて第８図を参照すると、ＣＲＣ論理ユニットの１つ、
ＣＲＣ論理ユニソｌ−１２０，がより詳細に示しである
。図に示すように、ＣＲＣ論理ユニット１２０１は６個
の２−人力ＡＮＤゲート１３０．１３２．１３４．１３
６．１３８及び１４０と、２個の２−人力ＯＲゲート１
４２．１４４と、１つの排他的ＯＲ（論理和）ゲート１
４６と、入力フリップフロップ１２２Ｉのデータ入力に
供給される信号を生成する４−人力ＯＲゲート１４８を
含んでいる。

第８図が示すように、ＣＲＣ−０により受信されるＣＲ
Ｃ制御信号は、５ＡＶＥ　（保存）信号と、フィードバ
ック可能化（Ｆ肛Ｄ［ＩＡＣＫ、ＩＥＮ　）信号と、Ｃ
ＲＣ符号化用に単一の走査線１４、この場合は走査線Ｎ
　（ＳＩＧ、５ＴＲＯＮ　”）だけを選択する信号であ
るクリヤ（ＣＬ　Ｒ）信号と、ＣＲＣ符号化用に８つの
走査線１４の全てを選択する信号であるＡＬＬ（全）信
号とを含んでいる。５ＡＶＥ　（保存）信号はＣＲＣ論
理ユニッｌ−１２０８，、と関連する走査線１４、すな
わちＳＴＲ，Ｎの出力がフリップフロップ１２２Ｎ、、
のデータ（Ｄ）入力に供給されることができるようにＡ
ＮＤゲート１３０を条件づける機能を果たす。ＦＥＥＤ
ＢＡＣＫＪＮ　　（フィードパンク可能化）信号はＳＤ
Ｏ，Ｎ信号（フリップフロン１１２２Ｎ−１の出力）が
フリップフロップ１２２Ｎ＋１のデータ（Ｄ）入力に供
給されることができ、必然的にフリップフロップの状態
を保存するようにＡＮＤゲート１３２を条件づける機能
を果たす、ＣＬＲ（クリヤ）信号は、その第２人力がア
ースされているＡＮＤゲート１３４を条件１　　　　　
づけて、論理的ゼロをフリップフロップ１２２．４−１
のＤ入力に供給して、これをゼロにセットする機能を果
たす。ＳＴＧ、ＳＴＲ，Ｎ　　（走査線Ｎ）信号は関連
する走査線１４、ＳＴＲ，Ｎの出力と、ＣＲＣ出力ＳＤ
Ｏ，Ｊ’からの適宜のフィードバック環を排他的論理和
（ＥＸＣＬＵＳＩＶＥ−ＯＲ）　Ｌ、巡ＤＩＱ冗長エン
コーディングのバリアントを介してＳＴＲ，Ｎから供給
される信号を圧縮する機能を果たす。ＳＴＲ。

ＮとＳＤＯ，Ｊ’との関係は、Ｎにとって適切なＪは、 −Ｎ−丈 であり、ＳＤＯ，Ｏ（すなわちＮ＝０）に関しては、フ
ィードバック環はフリップフロップ１２２ａ（第７図）
からのＳＤｏ、７’の反転により導出されるような関係
である。

排他的−ＯＲゲート１４６により生成されるＩＪＦ−池
内論理和の結果は次にフリップフロップ１２２Ｎ−１の
データ入力（Ｄ）に（ＯＲゲート１４８を経由して）供
給され、記憶される。ＡＬＬ　（全）信号はＡＬＬが大
域的であることを除けば、同一の排他的論理和機能を果
たす。すなわち、ＡＬＬ　（全）信号はＣＲＣ群３４の
全てのＣＲＣ論理ユニット１２０１−１２０ｅ内で表明
され、一方ＳＩＧ、ＳＴＲ。

Ｎ（走査線Ｎ）はそれぞれのＣＲＣ群３群内４内ＴＲ，
Ｎに対応するＣＲＣ論理ユニットだけに供給される。Ｓ
ＩＧ、ＳＴＲ，Ｎは関連する走査線１４８８つのＳＴＲ
，Ｎ出力のうちの１つだけを選択的にエンコードするた
めに供給され、一方、ＡＬＬ（全）信号は関連する走査
線１４の群１６の８つのＳＴＲ，Ｎ出力の全てを大域的
に圧縮する機能を果たす。

走査線１４を形成する各種の基本記憶ユニットを相互連
絡するのは論理回路の群ないし“アイランドである。こ
れらのアイランドは一般にステードレス（謝状Ｂ）であ
り、走査線１４の一部を形成する一部の基本状態記憶ユ
ニットの出力と、別の（同一のまたは異なる）走査線１
４を形成する別の一部の（同一のまたは異なる）状態記
憶ユニットの入力とを組合わせによってのみ相互連絡が
可能である。これらの組合わせ論理アイランドはテスト
動作中、好適に形成され、かつ好適にテストされる。

しかし、これらの論理アイランドのあるものがデジタル
論理アセンブリ１２の適正な動作に必要な状態情報を保
持可能であるか、実際に保持するある形式の記憶装置を
含むことは可能である。しかし、このような記憶装置は
テスト中、いずれの走査線１４の一部をも形成しない。

これらの論理アイランド（つまり、ある形式の記憶装置
を備えたもの）は以下の３つの問題点を提示する。第１
に、論理ユニソ）１２の動作が中断され、その状態が保
存されるべき時に、記憶装置を含む論理アイランドによ
り保持される状態の保存が必要である。第２に、テスト
中、論理アイランドの外側で生成される信号の状態が変
化し、または影響を受けることのないように注意を払わ
なければならない。第３に、これもテスト中、これらの
アイランド中の状態情報は走査ｖＡ１４に送るアイラン
ドの出力信号値に影響を及ぼすことがある。このことは
、これらの信号値はテスト中に機械の状態を反映し、従
ってテスト自体によっては制御されないので、インライ
ンテスト中は望ましくない。

従って、テスト中、これらの記憶域を含む論理アイラン
ドは、アイランドへの入力信号を抑止する方法で［フェ
ンスＪ　（防護）され、アイランド内の回路により発生
される信号が論理ユニット１２内の別の回路、とりわけ
走査線１４に影響を及ぼさないようにされる。このよう
に、フェンスは２つの理由から必要である。すなわち、
テスト中、回路素子上の走査線１４内の状態、とくに上
記の記憶域を含む論理アイランドの状態（すなわち記憶
域）の変化作用を無くし、且つ、走査線１４への記憶域
を含む論理アイランドの未知のな１　　　　　いし不定
の状態が及ぼす作用を抑止することである。

フェンスはまた、より大きなスケールで利用される。全
ての論理アイランドのいくつかのサブセット（部分集合
）はデジタル論理アセンブリ１２の外部で生成される信
号を受け、またそれ自体がデジタル論理アセンブリ１２
の外部に送り出される出力信号を発生することがある。

論理アセンブ１Ｊ１２への外部入力の例は論理アセンブ
リ１２への入力チャネル、または論理アセンブリ１２へ
のセンサ入力である。論理アセンブリ１２への外部出力
の例は周辺ユニット（図示せず）への出力チャネルまた
は制御信号である。テスト中、外部発生された信号をフ
ェンスする必要がある。何故ならば、これらの信号は論
理アセンブリ１２に供給された場合、明らかに無作為に
変化し、テスト結果に影響を及ぼすことがあるからであ
る。テスト中さらに、論理アセンブリ１２を周辺ユニッ
トからフェンスして、周辺ユニットに影響を及ぼさない
ようにする必要がある。何故ならば、テスト中、そうし
ない限りデジタル論理アセンブリ１２は周辺ユニットに
無作為の順序で無作為の値を提供して、これが周辺ユニ
ットにより誤って解読され、その動作に影響を及ぼすこ
とがあるからである。

かくして、論理ユニット１２のテスト中、論理ユニット
１２を外部の未知の動揺から遮断し、かつ同時にテスト
により生起される状態変化によって、論理アセンブリ１
２に取付けられた外部ユニットが翻って影響を受けるこ
とのないように、入力及び出力インタフェースは強制的
に既知の状態にされるか、または抑制される。

２つの信号、ｌｌ０ＬＤ／ＤＩＳＡＢＬＥ及びＴ／Ｌ　
ＴＥＳＴ、ＥＮ。

が上記のフェンス用に利用される。これらの信号はテス
トレジスタ７６と７８から駆動される。

１１０ＬＤ／ＤＩＳＡＩＩＬＥ　　（保持不能化）信号
はデジタル論理アセンブリ１２への外部入力をフェンス
（遮断）し、論理アセンブリ１２からの信号線を抑制ま
たはフェンスするために用いられる。信号Ｉ／Ｌ　ＴＩ
ＥＳＴ、ＥＮはテスト中、その記憶ユニットが走査線１
４を形成するために抑制されず、また制御されることが
できない論理アセンブリの内部記憶域包含論理アイラン
ドをフェンスするために用いられる。

このコンセプトは第９図に図表で示されており、そこで
論理アイランドは参照番号２００で示してである。第９
図が示すように、論理アイランド２００は記憶域２０１
を含み、かつ、テストモード中走査線部１４ａを形成る
る特定の基本記憶ユニットから信号２０２／２０２ａを
受ける。これらの信号の少なくともいくつか（例えば“
Ｃ８”）は、記憶域２０１を動作する。同様に、論理ア
イランド２００により生成される信号は、信号線２０４
　／　２０４　ａによって別の走査線部分１４ｂへと結
合され得る。信号線２１０／２１０ａで示されるような
更なる信号は、論理アイランド２００がその一部である
論理アセンブリ１２の外部のリース（図示せず）から受
信できる。

テストが開始されると、ＡＮＤゲート２１２ａ及び２１
２ｂはｌｌ０ＬＤ／ＤＩＳＡＢＬＥ　　（保持不能化）
信号の表明に応答して外部「ワールド」　（すなわち論
理アセンブリ１２の外部）から論理アイランド２００　
　（及び同一の論理アイランド）をフェンスする動作を
する。同様にして、ＡＮＤゲート２１４ａ、２１４ｂ及
び２１４ｃはＩ／Ｌ　ＴＥＳＴ、　ＥＮ、信号の表明に
応答して、論理アイランド２００及び特に記憶域２０１
が、走査線の部分１４ａの状態により影響を受け、また
は走査線部分１４ｂの状態変化に影響を及ぼすことから
フェンスする。

再度第１図を参照すると、テストモード中論理ユニット
１２内で形成される走査線は１２８ビット位置までの任
意の長さであることができる。走査線ＧＲＰ−０〜ＧＲ
Ｐ−４までの各群はＳＤＩの８つの線を受け、各群内の
それぞれの走査線１４は１つのＳＤＩ母線を受ける。走
査線群１６のうちの３つはＳＤＩ母線の８つの高順位ビ
ット位置を受け、一方、残りの２つは８つの低順位ビッ
ト位置を受ける。

動作に際して、５ＣＵ２０には最初に５ＣＵ２０のＲＡ
Ｍ２２を初期状態に設定することにより、ＤＤＴ４６に
よって必要なプログラミングとデータとが提供される。

ＳＣＵは遊び状態にある１ゝ　　　　　ので、状態レジ
スタからのＩＤＬＥ　（遊び）信号が表明され、ＭＰＸ
４２（第２図）を経由してｒＤＢ４０への通信用のＤＤ
Ｔデータ母線２４が選択される。これによって５ＣＵ２
０のデータアドレスレジスタ６２への、ひいてはＲＡＭ
２２へのＤＤＴ３６へのアクセスがなされる。ＲＡＭ２
２の記憶場所の低位の５１２バイトにはＤＤＴ３６によ
り命令の順序がロードされる。ＲＡＭ２２の残りの記憶
場所にはデータがロードされる。

その後の任意の時点で、何らかの外部リースまたは論理
ユニット１２内のプログラムされた制御によって、本発
明の走査制御装置１０は起動せしめられ、定常の動作タ
スクによってインラインにて適正にテストを実行可能で
ある。簡略に述べると、第１０図の説明に関連して上述
したように、５ＣＵ２０は論理ユニッ１−１２の状態を
ＲＡＭに保存し、そのテストを実行し、次に論理ユニッ
ト１２が進行できるようにシステムの状態を再確立する
ように「喚起」される。５ＣＵ２０を動作しかつ制御す
る命令を以下の表Ｉに列挙する。

表　　Ｉ ０　〇　　　　　　　　八ＤＤＲＪＮＺＤ、ＡＤＲルー
プカウンタ５１が非ゼ ロである場合は、指令アド レスレジスタ６０にはデー タバイトの内容（ＡＤＤＲ）が ロードされる。次にループ カウンタ５１は減分される。

ループカウンタがゼロであ る場合は、指令アドレスレ タスク６０は増分される。

ｌ　〇　　　　　　　　　八ＤＤＲＪＭＰ、ＡＤＩ？指
令アドレスレジスタ６０ にはデータバイトの内容 （八〇ＤＲ）がロードされる。

２　ＲＤＡＴＡ　　　　　ＬＤＩ　　ＲＥＧ、ＭＥＮ指
令の第２のバイトでレジ スタ“Ｒ”に（即時）デー タ（ＤＡＴＡ）をロードする。

Ｒ＝レジタス　　　指示されたレジスタは指令アドレス
　　　バイト内のより低位のニブルによってアドレスさ
れる。

ここでＲとは、別の命令と 同様に、Ｒの値に応じて ５ＣＵ２０のレジスタまた はカウンタ用のアドレスを 意味する。

３　ＲＤＡＴＡ　　　　ＬＤＩ　ＭＥＮ、　ＲＥＧ（Ｓ
Ｃ［Ｉ　ＲＡＭ　２０内の）指令 Ｒ＝レジタス　　　の第２のバイトに選択されアドレス
　　　だレジスタＲの内容をロードする。レジスタＲは
指令 バイトのより低位のニブルに ４　　ＲＤＡＴＡ　　　　　　　　　ＬＤＲＲＥＧ、　
　ＭＥＮレジスタスＲ″にデータア ドレスレジスタＲの内容に Ｒ＝レジタス　　　よりアドレスされたデータアドレス
　　　　（ＤＡＴＡ）をロードする。レジスタＲは命令
の命令ロー ド部の低位の４ビツトによ りアドレスされる。

５　Ｒ００ＬＤＲＭｌ！Ｎ、　ＲＩ！Ｇデータアドレス
レジスタ Ｒ＝レジタス　　　６２によりアドレスされたアドレス
　　　記憶場所にて５ＣＵ２０のＲＡＭ２２に選択され
たレ タスタＲの内容をロードす る。レジスタＲは指令バイ １　　　　　　　　　　　　　　　　トのより低位のバ
イトによ６０　　　００　　　　　ＨＡＬＴ ７０　　　００　　　５ＣＵ２０は即時ＩＤＬＥ（遊び
）フラグを設定し、 指令の実行を停止する。

５ＣＵ２０は今度はＤＤＴ ３６からの全てのデータ転 送要求に応答する。

８０　　　Ｃ０ＵＮＴ　　　　　５ＴＥＰ、　Ｃ０ＩＪ
ＮＴ（カウント） ９０　　　　　　　　この指令はＣ０ＵＮＴフイールド
に示される数（ＣＯＵＮＴ　） の周期だけ走査線１４をス テップないし自由実行させ る（指令の第２のバイト。） サイクルカンウタレジスタ ５２には指令の第２のバイ ト　（ＣＯＵＮＴ）の内容がロー ドされる。サイクルカンウ タ５２がゼロになると、実 行は終了する。

Ａ　Ｆｓｓｓ　　　Ｃ０ＵＮＴ　　　　　ＲＡＮＤＯＭ
、　　Ｃ０ＵＮＴこの指令は走査線１４を経 由してデジタル論理アセン ブリ２０の擬似乱数テスト を実施するために用いられ る。指令により擬似乱数デ ータは非凍結の走査線１４ へと走査される。

Ｃ０ｔＩＮＴ値はサイクルカラン タ５２にロードされ、走査 線１４へと走査されるピッ ト数の指定がなされる。サ イクルカウンタがゼロに達 すると、指令は完了する。

Ｆ（指令バイトのより低位 のニブルの最上位のビット） がゼロである場合、ＳＳＳは デコード論理１９２（第８ 図）によって符号化され、 ＳＩＧ、　ＳＴＲ，Ｎを表面する。

ここでＳＳＳ　＝　Ｎである。（す なわち５ＳＳ＝　０１１．２進 数であれば、Ｎ＝３．１０ 進数である）Ｆが１である 場合、ｓｓｓの最も左側のビ ットだけが用いられる。Ｓ （最も左）がゼロであるな ら、デコード論理１２９は ＦＥＥＤＢＡＣＫ、　ＥＮ　（フィードバック可能化）
信号を表明し てレジスタ１２２，１．、の状 態を保存し、またＳ（最も 左が）１つであるなら、デ コード論理１２９は八１１（全） 信号を表明して全ての走査 線１４の圧縮を可能にする。

Ｂ　Ｆｓｓｓ　Ｃ０ＵＮＴ　　　　　ＲＡＮＤＯＭ　５
ＴＩＥＰ　Ｃ０ＵＮＴコノ指令は論理アセンブリ ２０の擬似乱数テストを実 施するために用いられる。

（擬似）乱数データのＣ０ＵＮＴ ビットは走査線１４へと走 査され、走査線はその走査 線構造から解放され、かつ 論理アセンブリ２０は１周 期ステップされる。

Ｃ０ＵＮＴ値はサイクルカラン タ５２にロードされ、走査 線１４に走査されるべきビ ットの数が判定される。カ ウンタ５２がゼロであると きは、指令は完了する。指 令バイトの第２のニブルの Ｆ及びＳＳＳは上記のＲＡＮＤＯＭ イｇ　　　　　　　　　　　　　　　　Ｃ０ＵＮＴ命令
と同様に機能する。

ＣＤ　Ｃ０ＵＮＴ　　　　　　　　ＲＢＳＴＯＲＢ、Ｃ
Ｏ［ＩＮＴＤＯＣ０ＵＮＴ　　　　　　　この指令はデ
ジタル論理アセンブリ１２の（以前に保 存された状態の）復元を実 行するために用いられる。

あるいはこの指令は５ＣＵ ２０のＰＧＲ７０により発 生されるテストパターンと は異なるテストパターンを 提供するために用いられる。

データアドレスレジスタ ６２により指示される記憶 域の内容は非凍結の走査線 １４へとシフトされる。デ ータはパターン発生器レジ スタ７０を介して実現 （Ｓｔａｇｅ）される。データア ドレスレジスタ６２は各シ フトと共に増分される。

Ｃ０ＵＮＴ値はサイクルカラン タ５２にロードされ、記ｔα 域から走査線１４へと復元 されるビット数が定められ る。Ｃ０ＵＮＴがゼロであると きに、指令は完了する。

Ｅｇ　Ｃ０ＵＮＴ　　　　　　　５ＡＶＥ、［ＮＪｕＣ
ＴＲＡＮＤＯＭ、Ｃ０ＵＮＴＦｆ＋　　　　　　　　　
この指令はデジタル論理アセンブリ１２の状態の保存 動作を実行するために用い られる。非凍結の走査線 １４からのデータは記号 ＣＲＣレジスタ１２２１〜 １２２８へとシフトされる。

記号ＣＲＣレジスタ１２１゜ 〜１２２．（第７図）は保 作動作用の管路実現レジス タとして用いられる。デー タアドレスレジスタ６２に より指示される記憶場所に は走査線１４からシフトさ れたデータがロードされる。

データアドレスレジスタ ６２は各保存の後に増分さ れる。Ｃ０ＵＮＴ値はサイクル カウンタ５２にロードされ、 走査されるべきピント数が 定められる。サイクルカラ ンタ５２がゼロであると、 指令は完了する。走査線 １４はＰＣ，Ｒ７０の初期の シードに応じて無作為デー タが注入（ｉｎｊｅｃｔ）される。

ニブルｇは５つのＣＲＣユ ニット３４のうちのどれが 使用可能になるかを選択し、 ０ＵＴＰＵＴ、ＥＮ信号の１つを表 明せしめる。同時に、５ＡＶＥ （保存）信号がデコードユ ニット１２９により表明さ れる。これは５つのＣＲＣ のうちの１つを選択する。

５ＣＵ２０の高速度に実行可能な特性によって、ＰＧＲ
７０により発生されるピットノずターンを使用して、任
意の一連の１６ビツト走査レジスタについて全ての２”
１６ビツトの組合わせのテストを行なって、 Ｔ＝ストリング（記号列）長Ｘ　（２”１６）　Ｘサイ
クル時間、 の時間内に論理ユニットの走査可能な論理構造をほぼ完
全にテストすることが可能である。上記の構造は長さ１
２８ビツトの走査線を用いてデジタル処理ユニットによ
って、８３ナノ秒の周期時間で構成されかつテストされ
、０．７秒以下でプロセッサユニットの完全なテストが
行なわれる。

走査制御装置１０が一旦初期状態に設定されて１　　　
　　しまうと、すなわち、５ＣＵ２０のＲＡＭ２２１こ
、ＤＤＴ３６によって５ＣＵ２０が必要とする命令順序
がロードされると、走査制御装置１０の動作準備が完了
する。

インラインテストが必要な場合、すなわち論理ユニット
１２の動作の防げにならない中断が必要である場合は、
論理ユニット１２の状態は記憶されなければならない。

従って、５ＣＵ２０によって実行されるべき命令の第１
の順序によってテストレジスタ７６はＦＲＥＥＺＩ！　
（凍結）指令を出し、論理ユニット１２の状態を凍結す
るようにセ・ノドされる。同時に、ＳＣＡＭ、ＣＮ　（
走査可能化）信号が表明されて走査線１４内の個々の基
本記憶ユニ・ノド８０、〜８０８（第４図）が構成され
る。次に、ＰＧＲ７０がクリアされ、ＰＡＩＩＳＥ　（
休止）信号が打消され（ＩＯＬＤＪＮ−保持可能化信号
が打消される一第６図参照）、現在構成された走査線１
４はその内容をＣＲＣ回路３４の群へとシフトアウトす
ることが可能にされる。同時に、５ＡＶＥ　（保存）信
号が５ＣＵ２０　（ＣＲＣ制御制御上線上信されている
）によって表明され、ストリングからのデータの圧縮が
防止される。走査線の個々の出力はＣＲＣユニット３４
によってＳＤＤ母線へと多重化され、一方、論理ゼロは
ＰＧＲ７０から走査線へとクロックされる。

ＭＰＸ７４は（ＳＣｌ２０ｆ１７）制御論理４６によっ
て）、ＲＡＭデータ母線２６への通信用のＳＤＯ母線を
選択するように動作される。同時に、データアドレスレ
ジスタ６２によって順アドレスが発生され、論理ユニッ
ト１２からの状態情報がＲＡＭ２２の既知の記憶場所に
記憶されるようにされる。

論理ユニットの状態が一旦保存されて、後に再確立でき
るようになると、テストが開始できる。

一般には、テストには走査線にロードする擬似乱数パタ
ーンを発生し、１周期の間論理ユニット１２を゛実行”
状態におき、かつその後ＣＲＣ群３４を介して走査線の
内容をスキャンアウトし、一方向時に新たな擬似乱数テ
ストパターンをスキャンインして、既知の標準の“記号
”と比較可能な記号を生成して論理ユニット１２の合格
／不合格状態を判定する各段階が含まれる。走査線１４
からスキャンアウトされたパターンは状態情報が記憶さ
れたと同様な態様で圧縮されかつＲＡＭ２２内に記憶さ
れ、そこで前記パターンは、ＤＯＴ３６によりアクセス
され、標準記号と比較されるまで保存される。

テストが完了した後、以前記憶された状態情報は５ＣＵ
２０によってアクセスされ、かつ論理ユニット１２の走
査線へと再び走査（スキャン・バック）される。最後に
、５ＣＡＮ、ＥＮ　（走査可能化）信号が表明されて、
各走査線１４の個々の基本記憶ユニッ）（８０１〜８Ｏ
Ｎ）が定常の動作用構造に復帰することが可能となり、
論理ユニ・ｙ　）　１２は進行可能になる。

上述の記述では本発明を完全に説明したが、特にこの分
野の専門家にとっては、種々の修正及び変更が可能であ
ることは明白であろう。例えば、擬似乱数テストパター
ンを生成する本発明の技術では５０％の１と５０％のゼ
ロの比率でアプローチしている。しかし、テストパター
ンを記憶域内に記憶し、走査線１４に供給するため前記
テストパターンを順次アクセスすることによって別の比
率でアプローチすることも可能である。更に、ＰＧＲ７
０の出力をテストパターンを含む別個の記憶域をアドレ
スするために利用することが可能である。従って、本発
明は添付した特許請求の範囲により措定された範囲にの
み限定されることを意図するものである。

【図面の簡単な説明】

第１図は本発明と共に利用する関連する論理システムと
の組合わせで、本発明の主要な素子を概略化した構成図
、 第２図は第１図の構成図の走査制御ユニットの詳細を示
す構成図、 第３図は本発明によりテストされる関連システムの一部
を形成する基本記憶ユニットまたはフリップフロップで
あって、テスト中、ＳＣＡＭＪＮ信号に応答してビット
パターンを受けるために拡張された直列シフトレジスタ
ないし走査線へと再構成される態様を示す構成図、 ′（第４図は、第３図の記憶ユニットに供給され、かつ
記憶ユニットに作用する制御信号を示す真理値表、 第５図は第１図の走査制御装置の一部を形成し、走査制
御ユニットに応答して第３図の走査線を制御するための
走査制御信号を提供するように動作する保持可能化レジ
スタの構成図、 第６図は、群制御信号を生成する機能を示した第５図の
凍結／休止（Ｆ／Ｐ）ユニットの１つの段の論理図、 第７図は第１図の巡回冗長圧縮（ＣＲＣ）回路の１つを
示す構成図、 第８図は第７図のＣＲＣ論理の１つの段を示す論理図、 第９図はテスト中、テストされるシステムの「論理アイ
ランド」の部分を遮断する態様を示す図面、 第１０図は本発明の特定の動作局面を示すためのタイミ
ング図、である。 走査制御装置１０、デジタル論理アセンブリ１２、走査
線１４、走査線群１６、走査制御ユニット（ＳＣＵ）２
０．ＲＡＭ２２、アドレス母線２４、ＲＡＭデータ母線
２６、保持可能化レジスタ３０、巡回冗長圧縮ユニット
（ＣＲＣ）３４、診断データトランシーバ（ＤＤＴ）３
６、内部データ母線（ＩＤＢ）４０、？ルチプレクサ（
ＭＩ’Ｘ）４２．４３、指令（ＣＭＤ）レジスタ４４、
状態レジスタ４５、制御論理４６、ゼロ・デコード論理
４８．５０、サイクルカウンタ５２、ループカウンタ５
４、指令アドレスレジスタ６０．データアドレスレジス
タ６２、マルチプレクサ６４、パターン発生器／レジス
タ（ＰＧＲ）７０、マルチプレクサ７２．７４、テスト
レジスタ７６．７８、Ｊ、％　本紀１αユニノｌ−８０
、・・・８０．インバータ８２ＡＮＤゲート８４、保持
可能化レジスタ９〇−９４、凍結／休止（Ｆ／Ｐ）回路
９５−９９、アドレスデコード回路１００、条件づけ論
理１０４、ＡＮＤゲート１０６．１０８．１１０、ＯＲ
ゲート１１２　　ＣＲＣ論理ユニット１２０．−１２０
ａ、フリップロソプ１２２．−１２２．、ＡＮＤゲート
１３０．１３２．１３４．１３６．１３８．１４０、Ｏ
Ｒゲート１４２．１４４、排他的ＯＲゲート１４６、Ｏ
Ｒゲート１４８、論理アイランド２００記憶域２０１．
４３号線２０４　／　２０４　ａ、２１０／２１０ａ、
ＡＮＤ　グー　ト　２１２　ａ　、　２１２　ｂ、２　
１　４　　ａ、　　２　１　４　　ｂ、　　２　１　４
　　ｃ。 −Ｉ／、−〇−２ 号社ｇ１）ゴ

Claims (1)

1. 【特許請求の範囲】 １、複数個の基本記憶ユニットであって、そのうちのい
   くつかは走査信号に応答して一群の拡張直列シフトレジ
   スタを形成するように構成された記憶ユニットを含み、
   前記シフトレジスタはそれぞれ入力端子と出力端子とを
   有するインライン走査制御装置において、 命令とデータを記憶する記憶装置と、 記憶装置と結合され、記憶装置から受けた命令に応答し
   て動作可能であり、走査信号を含む一群のテスト信号を
   生成する走査制御装置であって、テストパターンを順次
   発生する装置を含む走査制御装置と、 パターン発生装置のｎビット位置の少なくとも個々の特
   定の１つと、対応する拡張シフトレジスタの入力端子と
   を結合する第１装置と、拡張シフトレジスタの出力端子
   を走査制御装置と結合する第２装置とを備え、 走査制御装置はパターン発生装置により発生されるビッ
   トパターンを入力端子から出力端子へと拡張シフトレジ
   スタが循環させるようにし、かつ記憶装置内に第２結合
   装置から受信されたデータを記憶するように動作するこ
   とを特徴とする走査制御装置。 ２、前記第２装置は拡張シフトレジスタを循環するビッ
   トパターンを圧縮する装置を含み、圧縮されたビット装
   置は走査制御装置により記憶装置内に記憶されることを
   特徴とする特許請求の範囲第１項記載の走査制御装置。 ３、前記第２装置は拡張シフトレジスタを循環するビッ
   トパターンを圧縮する循環的冗長検査装置を含み、圧縮
   されたビット装置は走査制御装置により記憶装置内に記
   憶されることを特徴とする特許請求の範囲第１項記載の
   走査制御装置。 ４、走査制御装置と結合されかつ走査制御装置を制御し
   て、命令とデータを走査制御装置を通してダウンロード
   せしめ、記憶装置内に記憶するよう動作可能な装置を含
   むことを特徴とする特許請求の範囲第１項記載の走査制
   御装置。 ５、テストパターン発生装置は擬似乱数テストパターン
   を発生するよう動作可能であることを特徴とする特許請
   求の範囲第１項記載の走査制御装置。