JPS58205265A - スキヤンル−プ・チエツク方式 - Google Patents
スキヤンル−プ・チエツク方式Info
- Publication number
- JPS58205265A JPS58205265A JP57089413A JP8941382A JPS58205265A JP S58205265 A JPS58205265 A JP S58205265A JP 57089413 A JP57089413 A JP 57089413A JP 8941382 A JP8941382 A JP 8941382A JP S58205265 A JPS58205265 A JP S58205265A
- Authority
- JP
- Japan
- Prior art keywords
- scan
- register
- loop
- circuit
- check
- Prior art date
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- Granted
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318522—Test of Sequential circuits
- G01R31/31853—Test of registers
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318544—Scanning methods, algorithms and patterns
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）＠明の技術分野
本発明ホ、スキャン対象のフリッフロップがシフ）Ｌ／
レジスタ式に接続さル、スキャンレジスタとともにスキ
ャンループ？構成して７５−クデータ処理装置に２けり
スキャンループ・チェ、ツク万代に関ｆａ。
レジスタ式に接続さル、スキャンレジスタとともにスキ
ャンループ？構成して７５−クデータ処理装置に２けり
スキャンループ・チェ、ツク万代に関ｆａ。
（ロ）従来技術と問題点
スキャン対象の７リツプフロツブを７フトレジスタ形式
に接続することによりスキ４フループ？構成し、このス
キャンループにデータで投入しタリ（スキャンイン）、
あゐいはこのスキャンループからデータを取出す（スキ
ャンアウト）ことによＶ、データ処理装置の内部状態の
表示、変更やあるいに診断４行なう方法によく却りｎて
い０゜このシフト制御方式のスキャンによるフリップフ
ロップ（ＦＦ）へのアクセスは、通常、以下の様に行わ
する。
に接続することによりスキ４フループ？構成し、このス
キャンループにデータで投入しタリ（スキャンイン）、
あゐいはこのスキャンループからデータを取出す（スキ
ャンアウト）ことによＶ、データ処理装置の内部状態の
表示、変更やあるいに診断４行なう方法によく却りｎて
い０゜このシフト制御方式のスキャンによるフリップフ
ロップ（ＦＦ）へのアクセスは、通常、以下の様に行わ
する。
■ ループ中のＦＦへのスキャンイン（スキャンＦ’
Ｆデータ？書き込むこと）又は、スキャンアウト（スキ
ャンＦＦのデータを読み出すこと）全行なうために目的
とするＦＦのデータがスキャノノジスタ（直求データを
統み１ｉｉＦきできるレジスタのこと）に＜イ普で、ス
キャンループのシフト２行なう。
Ｆデータ？書き込むこと）又は、スキャンアウト（スキ
ャンＦＦのデータを読み出すこと）全行なうために目的
とするＦＦのデータがスキャノノジスタ（直求データを
統み１ｉｉＦきできるレジスタのこと）に＜イ普で、ス
キャンループのシフト２行なう。
■ スキャンレジスタへのｉ込み又ホスキャンレジスタ
からの襦み出し七行なう。
からの襦み出し七行なう。
■ 対象とす□ＦＦのスキャンイン又にスキャンアウト
が全て終了するまで、■と■を繰り返す。
が全て終了するまで、■と■を繰り返す。
（■ スキャンルーズのシフトを行ない、スキャン開始
前の位貫に戻すことにより、目的のＦＦへのスキャンｔ
ｓｐＶ了する。
前の位貫に戻すことにより、目的のＦＦへのスキャンｔ
ｓｐＶ了する。
このスキャンルーズによる方式ぼ、比較的少ないハード
ウェアで効率よく装置の診断製作が行なえるものであ６
が、スキャンループ中にｍ４が発生ｆると、所望のＦＦ
’へのスキセンインあるいぼ、／ｒ望のＦＦからのスキ
ャンアウトが正常に行なえなくなめにもかかわらず、単
なるスキャンイン／アウト製作だけ七行なっている場＠
に（２、障害データと正常データの区別がつかない。
ウェアで効率よく装置の診断製作が行なえるものであ６
が、スキャンループ中にｍ４が発生ｆると、所望のＦＦ
’へのスキセンインあるいぼ、／ｒ望のＦＦからのスキ
ャンアウトが正常に行なえなくなめにもかかわらず、単
なるスキャンイン／アウト製作だけ七行なっている場＠
に（２、障害データと正常データの区別がつかない。
ビｊ 発明の目的
本発明に、上記の点に鑑み、スキャンループ系ノチェッ
クを簡単な構成でスキャンイノ／アウト動作の度びに常
に、行なえるようにすることｔ目的としている。
クを簡単な構成でスキャンイノ／アウト動作の度びに常
に、行なえるようにすることｔ目的としている。
に）発明の構成
上記目的を達成するために不発明はスキャン対象のフリ
ップフロップがシフトレジスタ形式に接続さ几、スキャ
ンレジスタとともにスキャンループを構成してなるデー
タ処理装置に２いて、上′記スキャンレジスタに”０”
及び１′の混在するチェックパターンｆ−ｔツトする手
段と、上記スキャンルーブゲー巡して上記スキャンレジ
スタに戻ってきたチェックパターンヲ当初のチェックパ
ターンと比較する比較手段をそなえ、スキャンアクセス
動作開始前に上記チェックパターン＋ｆ：２−一１１
′ ｉ轟嘘侶−上記スキャンレジスタにセットシ、しかる後
上記スキャンルーズのシフト動作を行ない、スキャンア
クセス動作終了後に上記比較手段により上記スキャンル
ープのチェック全行なうことを特徴とするう （ホ）ｊ 発明の実叱力 第１図に本発明によ０央弛例のブロック図で、≧）す、
図中、ニー１〜Ｌ−ｎ丁フリグブフロップ（ｒＦ）、２
ｆＩスキヤンＶジスタ、３はスキャンレジスタへのスキ
ャンイン／アワ８回路、４はチェックパターン抹持回路
、５は比較回路、６はチェック結果信号線であゐっ 第２図〜＄４図は実流例の動作態様？説明するための図
であり、図中、第１図と１司一番号のものに同一のもの
である。以下、図面全参照しつつ実施例の動作？説明す
め。
ップフロップがシフトレジスタ形式に接続さ几、スキャ
ンレジスタとともにスキャンループを構成してなるデー
タ処理装置に２いて、上′記スキャンレジスタに”０”
及び１′の混在するチェックパターンｆ−ｔツトする手
段と、上記スキャンルーブゲー巡して上記スキャンレジ
スタに戻ってきたチェックパターンヲ当初のチェックパ
ターンと比較する比較手段をそなえ、スキャンアクセス
動作開始前に上記チェックパターン＋ｆ：２−一１１
′ ｉ轟嘘侶−上記スキャンレジスタにセットシ、しかる後
上記スキャンルーズのシフト動作を行ない、スキャンア
クセス動作終了後に上記比較手段により上記スキャンル
ープのチェック全行なうことを特徴とするう （ホ）ｊ 発明の実叱力 第１図に本発明によ０央弛例のブロック図で、≧）す、
図中、ニー１〜Ｌ−ｎ丁フリグブフロップ（ｒＦ）、２
ｆＩスキヤンＶジスタ、３はスキャンレジスタへのスキ
ャンイン／アワ８回路、４はチェックパターン抹持回路
、５は比較回路、６はチェック結果信号線であゐっ 第２図〜＄４図は実流例の動作態様？説明するための図
であり、図中、第１図と１司一番号のものに同一のもの
である。以下、図面全参照しつつ実施例の動作？説明す
め。
（１） チェックパターンのセット動作第２図ぼチェ
ックパターンの氾ット時の態様勿示す図であり。実施例
に２いてはフリップフロップ１−（ｉ−１−３）がスキ
ャン対象フリップ７０ツブとされている。まず、第１図
図示のチェ、ツクパターン保持回路４に保持されている
チェックパターン（第２図図示の例では゛１０ユＯ”）
忙スキャンレジスタ２［セットする。しかる後、図示し
ないクロック信号線にエリ各フリップフロ・ツブ、スキ
ャンレジスタにクロックを与えてシフト動作を開始させ
る。
ックパターンの氾ット時の態様勿示す図であり。実施例
に２いてはフリップフロップ１−（ｉ−１−３）がスキ
ャン対象フリップ７０ツブとされている。まず、第１図
図示のチェ、ツクパターン保持回路４に保持されている
チェックパターン（第２図図示の例では゛１０ユＯ”）
忙スキャンレジスタ２［セットする。しかる後、図示し
ないクロック信号線にエリ各フリップフロ・ツブ、スキ
ャンレジスタにクロックを与えてシフト動作を開始させ
る。
（２） スキャン動作
第３図はクロックが順次与えられ、シフト動作の結果、
当初のクリップ１’−（１−１−３）の内容がスキャン
レジスタ２の最左端に達したときの状態會示している。
当初のクリップ１’−（１−１−３）の内容がスキャン
レジスタ２の最左端に達したときの状態會示している。
リード（ＲＥＡＤ）動作であれば、この内容ｔ−第１図
図示のスキャンイン／アウト回路３に取込めばよく、ラ
イ） （＃ＲＩＴ［）動作で６ｎばスキャンイン／アワ
１回路３から所要のデータゲスチャンレジスタ２にセッ
トすればよい。
図示のスキャンイン／アウト回路３に取込めばよく、ラ
イ） （＃ＲＩＴ［）動作で６ｎばスキャンイン／アワ
１回路３から所要のデータゲスチャンレジスタ２にセッ
トすればよい。
また、第３図に２いては、チェ、ツクパターンデータが
、フリップフロップｌ−（１−）−３）〜ｌ−ｉに到達
している。
、フリップフロップｌ−（１−）−３）〜ｌ−ｉに到達
している。
（３）チェックパターンの比較動作
第４図はスキャンループ上のデータが一巡しスキャン動
作が終了したときの態様？示す図である。スキャンイン
動作であれば、フリップフロップ１−（ｉ＋３）に所要
のデータが書込まれてい６゜ このスキャン動作終了時に２いてニゲ、スキャンレジス
タ２の６谷とチェックパターン保持回路４ノ内容とて比
較回路５にて比較する。スキャンループが正常であれば
両者は一致し、スキャンループ”Ｐに謔害が発生してい
几は両者は不一致となる。
作が終了したときの態様？示す図である。スキャンイン
動作であれば、フリップフロップ１−（ｉ＋３）に所要
のデータが書込まれてい６゜ このスキャン動作終了時に２いてニゲ、スキャンレジス
タ２の６谷とチェックパターン保持回路４ノ内容とて比
較回路５にて比較する。スキャンループが正常であれば
両者は一致し、スキャンループ”Ｐに謔害が発生してい
几は両者は不一致となる。
この結果は、チェック結果信号線６により図示しない保
守回路部等へ通知される。
守回路部等へ通知される。
この様な少数のデータ（ｌ Ｄｙｔｅ程度）の比軟とい
う単純なチェックで、アクセスの対象となったループ中
ＯＦ Ｆ ・７）チェックにもちろん、ループ中の全て
のＦＦのチェック２よびループパスの切断のチェックが
可能となる。しかもデータの比較は、スキャン動作が終
了する式に行なわｎるのできわめて短かい周期のチェッ
ク？行なうことかで＠ゐっ （へ）発明の詳細 な説明したように本発明に工几は、スキャンループのチ
ェック金簡単な構成で、かつ短かい周期で行なうことが
でき、データ処理装置の信頼
う単純なチェックで、アクセスの対象となったループ中
ＯＦ Ｆ ・７）チェックにもちろん、ループ中の全て
のＦＦのチェック２よびループパスの切断のチェックが
可能となる。しかもデータの比較は、スキャン動作が終
了する式に行なわｎるのできわめて短かい周期のチェッ
ク？行なうことかで＠ゐっ （へ）発明の詳細 な説明したように本発明に工几は、スキャンループのチ
ェック金簡単な構成で、かつ短かい周期で行なうことが
でき、データ処理装置の信頼
第１図は本発明による実施例のブロック図、第２図〜第
４図は実施例の動作態様を説明する図である。 図中、１−１〜ｌ−ｎに７リツプフロツブ（ＦＦ”）、
２＃：ｉスキャンレジスタ、３はス干ヤンイン／アウト
回路、４はチェックパターン保持回路、５に比較回路、
６はチェック結果信号線である。 代理人 弁理士 松 岡 宏四部 第１ 図 毛２図 チェ・ツクパター＞’１０１０’ので１４．ト第 ３
口 晃 ４ 図 チェ・・／りへ〇ターンの比較
４図は実施例の動作態様を説明する図である。 図中、１−１〜ｌ−ｎに７リツプフロツブ（ＦＦ”）、
２＃：ｉスキャンレジスタ、３はス干ヤンイン／アウト
回路、４はチェックパターン保持回路、５に比較回路、
６はチェック結果信号線である。 代理人 弁理士 松 岡 宏四部 第１ 図 毛２図 チェ・ツクパター＞’１０１０’ので１４．ト第 ３
口 晃 ４ 図 チェ・・／りへ〇ターンの比較
Claims (1)
- スキャン対象のフリヅフ７０ツブがシフトレジスタ形式
に接続され、スキャンレジスタとともにスキャンループ
？構成してなるデータ処理装置に？いて、上記スキャン
レジスタに′Ｏ”２よび６ユ”の混在するチェックパタ
ーン？てットすり手段と、上記スキ４フループ全−巡し
て上記スキャン７ジスクに戻ってきたチェ・Ｉクパター
ン忙当初のチェックパターンと比較する比較手段でそな
え、スキャンアクセス動作開始前に上記チェックパター
ンに上＜スキャンレジスタにセットし、シつ・る後上記
スキャンルーズのシフト動作ｉ行ない、スンヤンアクセ
ス動作終了仮に上記比較手段によ；９上昭スキヤンルー
プのチェック全行なうこと？特徴とするスキャンループ
・チェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57089413A JPS58205265A (ja) | 1982-05-26 | 1982-05-26 | スキヤンル−プ・チエツク方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57089413A JPS58205265A (ja) | 1982-05-26 | 1982-05-26 | スキヤンル−プ・チエツク方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58205265A true JPS58205265A (ja) | 1983-11-30 |
| JPH0370811B2 JPH0370811B2 (ja) | 1991-11-11 |
Family
ID=13969953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57089413A Granted JPS58205265A (ja) | 1982-05-26 | 1982-05-26 | スキヤンル−プ・チエツク方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58205265A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62236043A (ja) * | 1986-03-31 | 1987-10-16 | タンデム コンピユ−タ−ズ インコ−ポレ−テツド | デ−タプロセツサテスト用のインライン走査制御装置 |
| JPH04181310A (ja) * | 1990-11-15 | 1992-06-29 | Nec Ibaraki Ltd | 実装装置の数量・品種検出方式 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5549757A (en) * | 1978-10-03 | 1980-04-10 | Nec Corp | Test method of testing shift path |
| JPS5556261A (en) * | 1978-10-20 | 1980-04-24 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Testing method for sequential circuit |
| JPS5629755A (en) * | 1979-08-16 | 1981-03-25 | Nec Corp | Testing device for logic circuit |
-
1982
- 1982-05-26 JP JP57089413A patent/JPS58205265A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5549757A (en) * | 1978-10-03 | 1980-04-10 | Nec Corp | Test method of testing shift path |
| JPS5556261A (en) * | 1978-10-20 | 1980-04-24 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Testing method for sequential circuit |
| JPS5629755A (en) * | 1979-08-16 | 1981-03-25 | Nec Corp | Testing device for logic circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62236043A (ja) * | 1986-03-31 | 1987-10-16 | タンデム コンピユ−タ−ズ インコ−ポレ−テツド | デ−タプロセツサテスト用のインライン走査制御装置 |
| JPH04181310A (ja) * | 1990-11-15 | 1992-06-29 | Nec Ibaraki Ltd | 実装装置の数量・品種検出方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0370811B2 (ja) | 1991-11-11 |
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