JPS59200354A - デバツグ方式 - Google Patents
デバツグ方式Info
- Publication number
- JPS59200354A JPS59200354A JP58073406A JP7340683A JPS59200354A JP S59200354 A JPS59200354 A JP S59200354A JP 58073406 A JP58073406 A JP 58073406A JP 7340683 A JP7340683 A JP 7340683A JP S59200354 A JPS59200354 A JP S59200354A
- Authority
- JP
- Japan
- Prior art keywords
- scan
- information
- external storage
- address
- single clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/267—Reconfiguring circuits for testing, e.g. LSSD, partitioning
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は処理回路に対するスキャンイン、スキャンアウ
トによるチェック機能とスキャンアウトメモリを有する
情報処理装置の試験時に、シングルクロックモードによ
シ現状態より以前の任意の状態を再現できるようにした
デバッグ方式に関するものである。
トによるチェック機能とスキャンアウトメモリを有する
情報処理装置の試験時に、シングルクロックモードによ
シ現状態より以前の任意の状態を再現できるようにした
デバッグ方式に関するものである。
（２）従来技術と問題点
従来、情報処理装置（ＣＰＵ）にスキャンイン。
スキャンアウトによる処理回路のチェック機能とスキャ
ンアウトメモリを有し、処理情報にエラーを発生した場
合そのスキャンアウト情報を記憶し、そのデータを外部
記憶部に格納しておき、必要な時に再現できるようにし
たデバッグ方式が用いられている。第１図はその１例を
示し、第２図に動作の手順を示す。第１図に示すように
、ＣＰＵ１によシ制御されるシステム制御インタフェー
ス２内にスキャンアウトメモリ６を設け、ＣＰＵＩで制
御される回路の処理情報に工２−が発生した時、このエ
ラーを記録しておくため、第２図に示すように、ＣＰＵ
Ｉからエラーレコード要求の命令をシステム制御インタ
フェース２に送シ、スキャンアラを行ない、ＣＰＵ１か
らマシンチェック要求の命令をシステム制御インタフェ
ース２に送し、スキャンアウトメモリ３の内容を５ＶＰ
４を介して外部記憶部５に送シ格納する。
ンアウトメモリを有し、処理情報にエラーを発生した場
合そのスキャンアウト情報を記憶し、そのデータを外部
記憶部に格納しておき、必要な時に再現できるようにし
たデバッグ方式が用いられている。第１図はその１例を
示し、第２図に動作の手順を示す。第１図に示すように
、ＣＰＵ１によシ制御されるシステム制御インタフェー
ス２内にスキャンアウトメモリ６を設け、ＣＰＵＩで制
御される回路の処理情報に工２−が発生した時、このエ
ラーを記録しておくため、第２図に示すように、ＣＰＵ
Ｉからエラーレコード要求の命令をシステム制御インタ
フェース２に送シ、スキャンアラを行ない、ＣＰＵ１か
らマシンチェック要求の命令をシステム制御インタフェ
ース２に送し、スキャンアウトメモリ３の内容を５ＶＰ
４を介して外部記憶部５に送シ格納する。
この外部記憶部５の内容を再現するには、ｃＰＵｌの空
すた時間に要求の命令毎に外部記憶部５から所定アドレ
スにょシ読出すことになるが、その内容の１部を参照し
たい場合にも命令毎にアドレスの初めから再現しなけれ
ばならず時間がかかることが問題でめｐ１従って現状態
よシ以前の任意の状態を直ぐ参照するには不便であった
。
すた時間に要求の命令毎に外部記憶部５から所定アドレ
スにょシ読出すことになるが、その内容の１部を参照し
たい場合にも命令毎にアドレスの初めから再現しなけれ
ばならず時間がかかることが問題でめｐ１従って現状態
よシ以前の任意の状態を直ぐ参照するには不便であった
。
（３）発明の目的
本発明の目り衿は内部処理回路に対するスキャンイン、
スキャンアウトによるチェック機能とスキャンアウトメ
モリを有する情報処理装置の試験時に、シングルクロッ
クモードにょシ現状態よシ以前の任意の状態を一１４現
できるようにしたデバッグ方式を提供することである。
スキャンアウトによるチェック機能とスキャンアウトメ
モリを有する情報処理装置の試験時に、シングルクロッ
クモードにょシ現状態よシ以前の任意の状態を一１４現
できるようにしたデバッグ方式を提供することである。
（４）発明の構成
前記目的を達成するため、本発明のデバッグ方式は処理
回路に対しスキャンイン、クロック歩進。
回路に対しスキャンイン、クロック歩進。
スキャンアウトによりチェックを行なう制御手段とスキ
ャンアウトメモリを有する情報処理装置において、シン
グルクロックモードによシスキャンアウト情報を前記ス
キャンアウトメモリに格納する手段と、該スキャンアウ
トメモリの内容を試験用プロセッサを介し外部記憶部に
格納する手段を具え、該処理装置の試験時にシングルク
ロックモードによシ各りロック毎のスキャンアウト情報
を外部記憶部に記憶しておくことによシ、必要の時試験
用プロセッサを介して外部記憶部内の状態を′スキャン
インし現状態よシ以前の任意の状態を再現できるように
したことを特徴とするものである。
ャンアウトメモリを有する情報処理装置において、シン
グルクロックモードによシスキャンアウト情報を前記ス
キャンアウトメモリに格納する手段と、該スキャンアウ
トメモリの内容を試験用プロセッサを介し外部記憶部に
格納する手段を具え、該処理装置の試験時にシングルク
ロックモードによシ各りロック毎のスキャンアウト情報
を外部記憶部に記憶しておくことによシ、必要の時試験
用プロセッサを介して外部記憶部内の状態を′スキャン
インし現状態よシ以前の任意の状態を再現できるように
したことを特徴とするものである。
（５）発明の実施例
第６図は本発明の実施向の構成説明図である。
同図において、ＣＰＵ１よりスキャンアウト指示信号、
すなわちシングルクロックモード時にそれを有効とする
動作状態レジスタ（ＯＰＳＲ）との論理積の出力が、ス
キャンイン、スキャンアウト制御回路１１に送られ、ス
キャンイン、スキャンアウトアドレスバス全通してアド
レスをＣＰＵＩに返して、そのアドレスに従ってスキャ
ンアウト情報をスキャンアウトメモリ６に格納し、格納
終了後この内容を５ＶＰ４に介してマシンチェック情報
を４２図と同様に外部記憶部５の７０ツピイデイスク等
に格納する。
すなわちシングルクロックモード時にそれを有効とする
動作状態レジスタ（ＯＰＳＲ）との論理積の出力が、ス
キャンイン、スキャンアウト制御回路１１に送られ、ス
キャンイン、スキャンアウトアドレスバス全通してアド
レスをＣＰＵＩに返して、そのアドレスに従ってスキャ
ンアウト情報をスキャンアウトメモリ６に格納し、格納
終了後この内容を５ＶＰ４に介してマシンチェック情報
を４２図と同様に外部記憶部５の７０ツピイデイスク等
に格納する。
この外部記憶部５のフロッピィディスクの内容を読出す
時も、同様にスキャンアウト指示信号により７ングルク
ロツクモ一ド時にアドレスを指定することによシ、現状
態よシ以前の任意の状態を再現できるようにしたもので
ある。
時も、同様にスキャンアウト指示信号により７ングルク
ロツクモ一ド時にアドレスを指定することによシ、現状
態よシ以前の任意の状態を再現できるようにしたもので
ある。
この場合、とくに本発明ではシングルクロックモード時
に、これを有効とする動作状態レジスタ（ＯＰＳＲ）が
アドレスカウント値で歩進される。従って、すでに外部
記憶部５に格納済みのカウント値に戻って再現すること
が可能であるから、きめの細かい参照がその都度アドレ
スカウント値を指定して行なわれる。
に、これを有効とする動作状態レジスタ（ＯＰＳＲ）が
アドレスカウント値で歩進される。従って、すでに外部
記憶部５に格納済みのカウント値に戻って再現すること
が可能であるから、きめの細かい参照がその都度アドレ
スカウント値を指定して行なわれる。
第４図は第６図の実施例の要部の詳細説明図である。
同図において、ＣＰＵＩに設けたフリップフロップ（Ｆ
Ｆ）２１にシングルクロックが与えられると、６１”。
Ｆ）２１にシングルクロックが与えられると、６１”。
＠０″が交互に発生し、ラッテ２２で任意のクロックで
１” １１０１１の状態設定が行なわれる。
１” １１０１１の状態設定が行なわれる。
一方、動作状態レジスタ（ＯＰＳＲ）２５にアドレスカ
ウント値が設定され、このカウント値でシングルクロッ
ク時の２ツテ出力が有効となり、ＡＮＤ回路２４の出力
がスキャンアウト指示信号として、スキャンイン、スキ
ャンアウト制御回路１１に送られ、ＦＦ２５をセットし
、スキャンアウトメモリ６の前に設けたＡＮＤ回路２６
の一方の入力をオンとし、ＣＰＵ１の命令によりエラー
レコード回路２７から出力されるエラーレコード要求に
基づくスキャンアウト情報を通してスキャンアウトメモ
リ６に記憶させる。このスキャンアウト情報の終了によ
シュ２−レコード回路２７とＦＦ２５をリセットさせる
。このＦＦ２５のリセット前に５ＶＰ４に含まれるＡＮ
Ｄ回路３１をオンとすることによＦ）、ＦＦ６２をセッ
トし、外部記憶部５の前に設けたＡＮＤ回路６２の一方
の入力をオンとし、５ＶＰ４によジ制御されるマシンチ
ェックレコード回路３６カラ出力されるマシンチェック
レコード要求に基づく情報を通して外部記憶部５に格納
する。この格納の終了によシマシンチェックレコード回
路６３とＦ’Ｆ ３２をリセットして格納手順が完了す
る。
ウント値が設定され、このカウント値でシングルクロッ
ク時の２ツテ出力が有効となり、ＡＮＤ回路２４の出力
がスキャンアウト指示信号として、スキャンイン、スキ
ャンアウト制御回路１１に送られ、ＦＦ２５をセットし
、スキャンアウトメモリ６の前に設けたＡＮＤ回路２６
の一方の入力をオンとし、ＣＰＵ１の命令によりエラー
レコード回路２７から出力されるエラーレコード要求に
基づくスキャンアウト情報を通してスキャンアウトメモ
リ６に記憶させる。このスキャンアウト情報の終了によ
シュ２−レコード回路２７とＦＦ２５をリセットさせる
。このＦＦ２５のリセット前に５ＶＰ４に含まれるＡＮ
Ｄ回路３１をオンとすることによＦ）、ＦＦ６２をセッ
トし、外部記憶部５の前に設けたＡＮＤ回路６２の一方
の入力をオンとし、５ＶＰ４によジ制御されるマシンチ
ェックレコード回路３６カラ出力されるマシンチェック
レコード要求に基づく情報を通して外部記憶部５に格納
する。この格納の終了によシマシンチェックレコード回
路６３とＦ’Ｆ ３２をリセットして格納手順が完了す
る。
次に外部６己憶部５に格納された自答を読出す場合には
アドレスカウント値をキーとして読出すことができるか
ら、従来のように命令毎にａシ返す必要がない。
アドレスカウント値をキーとして読出すことができるか
ら、従来のように命令毎にａシ返す必要がない。
（６ン発明の詳細
な説明したように、本発明によれば、内部処理回路に対
するスキャンイン、スキャンアウトによるチェック機能
とスキャンアウトメモリを有する情報処理装置の試験時
に、シングルクロックモードによシ各りロック毎のスキ
ャンアウト情報を外部記憶部に記憶しておくことにょシ
、必要の時にアドレスカウント値をキ、−として読出し
て再現することが可能となるから、従来より簡単、迅速
に任意の状態の再現が即時可能となる。
するスキャンイン、スキャンアウトによるチェック機能
とスキャンアウトメモリを有する情報処理装置の試験時
に、シングルクロックモードによシ各りロック毎のスキ
ャンアウト情報を外部記憶部に記憶しておくことにょシ
、必要の時にアドレスカウント値をキ、−として読出し
て再現することが可能となるから、従来より簡単、迅速
に任意の状態の再現が即時可能となる。
第１図は従来例の構成説明図、第２図は従来例の動作説
明図、第６図は本発明の実施例の構成説明図、第４図は
本発明の実施例の要部の詳細説明図であシ、図中、１は
ｆ′＃報処理装置、３はスキャンアウトメモリ、４は試
験用プロセッサ、５は外。 部記憶部を示す。 特許出願人 富士通株式会社 復代理人 弁理士 １）坂 善 重
明図、第６図は本発明の実施例の構成説明図、第４図は
本発明の実施例の要部の詳細説明図であシ、図中、１は
ｆ′＃報処理装置、３はスキャンアウトメモリ、４は試
験用プロセッサ、５は外。 部記憶部を示す。 特許出願人 富士通株式会社 復代理人 弁理士 １）坂 善 重
Claims (1)
- 【特許請求の範囲】 処理回路に対しスキャンイン、クロック歩進。 スキャンアウトによりチェックを行なう制御手段とスキ
ャンアウトメモリを有する情報処理装置において、シン
グルクロックモードによシスキャンアウト情報を前記ス
キャンアウトメモリに格納する手段と、該スキャンアウ
トメモリの内容を試験用プロセラ？を介し外部記憶部に
格納する手段を具え、該処理装置の試験時にシングルク
ロックモードによシ谷りロック毎のスキャンア）トτ斤
４を外部記憶部にｄピ憶しておくことによシ、必要の時
試験用プロセッサを介して外部記憶部内の状態をスキャ
ンインし現状態よシ以前の任意の状態を再現できるよう
にしたことを特徴とするデバッグ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58073406A JPS59200354A (ja) | 1983-04-26 | 1983-04-26 | デバツグ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58073406A JPS59200354A (ja) | 1983-04-26 | 1983-04-26 | デバツグ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59200354A true JPS59200354A (ja) | 1984-11-13 |
Family
ID=13517276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58073406A Pending JPS59200354A (ja) | 1983-04-26 | 1983-04-26 | デバツグ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59200354A (ja) |
-
1983
- 1983-04-26 JP JP58073406A patent/JPS59200354A/ja active Pending
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