JPS6223335B2 - - Google Patents

Description

【発明の詳細な説明】 発明の技術分野 本発明は、マイクロプログラム制御方式の計算
機システムの中央処理装置CPU、内蔵チヤンネ
ルCHまたはフロントエンドFE、及び監視装置
SVPが持つRAS（信頼度、使用可能度、保守容
易度）機能を自動検査する方式に関する。

技術の背景 RAS機能のチエツクは、従来人手により行な
われている。例えばオペレータが主記憶MSにテ
ストプログラムを格納し、プログラムを走らせ適
当な所でストツプさせ、CPU，FEなどのバツク
パネルのピンをアースに落とし又は電源へ引上
（“０”，“１”に縮退させ）てインプリメントされ
ているRAS機能を動作させ、それにより生じて
割込み情報、ロギング情報をオペレータが目視、
チエツクする。

従来技術と問題点 このような手作業では勿論時間がかゝり、充分
なテストは行なえない。

一般にCPUとそれを監視するSVPとの間には
センス／コントロールといつたインタフエース機
能がある。これを第１図に破線Ｓ／Ｃで示す。こ
のインタフエース機能の中にCPU，FEのレジス
タレベルの詳細なハード情報をスキヤンアウトす
るスキヤンイン／アウト機能がある。このスキヤ
ンイン／アウト機能はそれぞれのプロセツサ
（CPU，FE）に対してスキヤンループのインタ
フエースを持つ。スキヤンループSLは各プロセ
ツサのプリント板単位に張られており、スキヤン
アドレスａ（１，２……は相互を区別する添字）
とスキヤンカウントｎを指示することによりSVP
から見えるスキヤンレジスタＳ―Regを介して各
プリント板内、レジスタレベルの情報のセツト／
リセツトが可能である。スキヤンレジスタは複数
個、本例では８個のフリツプフロツプFFからな
り、カウント数ｎは何番目のFFかを指示する。
a1，a2……スキヤンループのナンバーを示す。こ
うして希望のエラー状態をスキヤンインし、エラ
ーデータをスキヤンアウトすることができる。

またCPUはマイクロ（μ）プログラム、ピコ
（pico）プログラムと言われるフアームウエアに
より命令処理、MCH割込み処理などの制御を行
なつており、このフアームウエアは第２図に示す
ようにアドレス比較、一致した命令番地でのホル
ト（HALT）機能を持つている。この図でUCR
はマイクロコンベアレジスタ、CSARはCS（コ
ントロールストーリツジ）のアドレスレジスタ、
COMPは比較器であり、アクセスされるCSのア
ドレスがUCRにセツトされたアドレスと一致す
るとCOMPはホルト信号を出力する。

発明の目的 本発明はこれらのスキヤンイン／アウト機能お
よびアドレスコンベアストツプ機能を利用し、
SVP内にテストプログラムをロードし、擬似的に
希望するタイミングで障害を発生させ、発生した
障害に対する応答を監視する事により、自動的に
RAS機能が正常に動作するかどうかをチエツク
しようとするものである。

発明の構成 本発明は計算機システムの中央処理装置、フロ
ントエンド、および監視装置が持つRAS機能の
自動検査方式において、監視装置にRAS機能の
テストプログラム、中央処理装置が実行中のプロ
グラムの各停止点アドレスを格納するアドレステ
ーブル、該プログラムの停止時に中央処理装置へ
スキヤンインするビツトパターンを格納するエラ
ー発生手順テーブル、およびこれらの停止点アド
レスとビツトパターンとテストプログラムの組合
せを格納するテスト手順テーブルを用意し、検査
に際して主記憶へ前記テストプログラムをローデ
ングして中央処理装置に環境セツトアツプを行な
わせ、次いで前記停止点アドレスを入力し、ホル
トしたとき前記ビツトパターンをシフトインしか
つクロツクレリーズし、中央処理装置がエラース
トツプとなつたとき監視装置のマシンチエツクハ
ンドラーを作動させ、エラービツト解析、バリデ
ート、中央処理装置の再起動を行なわせ、リトラ
イ成功ならログ収集を行ないかつ結果チエツクが
良ならば次のテスト手順に入り、リトライ不成功
または結果が不良等で中央処理装置が動作停止し
たときは所定時間後に次のテスト手順に入ること
を特徴とするが、次に実施例を参照しながらこれ
を詳細に説明する。

発明の実施例 第３図は本発明の試験方式をハードウエアイメ
ージで説明する図、第４図はそのフローを示す図
である。これらの図に示すようにSVP内にはテス
ト手順、CSARおよびPSAテーブル（いずれも止
めたいアドレスの一覧表）、エラー発生手順（何
番地にどういうビツトパターンをスキヤンインす
るかを示すもの）の各テーブル、およびRAS機
能検査用テストプログラムが用意されている。止
めたいCSアドレスおよびPS（ピコストーレツ
ジ）アドレス（前者はマイクロ命令の、後者はピ
コ命令の各所望停止点アドレス）はこれらのテー
ブルからCPUのレジスタUCR，PACRへセツト
され、またエラー発生手順のビツトパターンは
CPUのスキヤンレジスタＳ―Regへセツトされ
る。テスト手順はタイプ番号、コンペアする
CS，PSアドレスを格納しているCSAR，PSA各
テーブルのアドレス（いずれもｍで示す）、エラ
ー発生手順の何番目のビツトパターンを使用する
かを示すエラー手順、何番目のテストプログラム
を使用するかを示すテストプロNO、からなるテ
ーブルまたはマツプである。

試験に当つては先ずMSへ所望種類のテストプ
ログラムをロードする。このプログラムの言語は
アセンブラレベルのもの（マクロ命令）である。
CPUのマクロプログラムを起動するとMS上のテ
ストプログラムを走行し、各テスト環境のセツト
アツプを行なう。即ちテスト手順に従つてマイク
ロ、ピコ各プログラムのストツプアドレス（ピコ
の方は何処でもよいこともある）をレジスタ
UCR，pA，CRへセツトし、エラー発生希望タイ
ミングでアドレス比較、ホルトとする。この状態
をSVP側のテストプログラムが監視しており、ホ
ルト発生でエラー発生手順のビツトパターンをＳ
―Regを通してCPU内へスキヤンインする。その
後クロツクレリーズし、SVPでコンベア機能を解
除し再び起動をかけるとCPUで該ビツトパター
ンに従うハードエラーが発生し、エラーストツプ
ESTOPとなる。この状態はマシンが実際にエラ
ーストツプするのと同じであり、従つてSVPのマ
シンチエツクハンドラMCHが起動され、ロギン
グの収集、エラービツト解析、エラーリセツト、
バリデート（Validate：エラーリセツト）を行
い、マイクロインタフエース（CPUのMCH）へ
起動を渡してマイクロプログラムを走らせる。な
おPCRはプログラム制御要求（Program Control
Request）である。これによりμプロのリトライ
などのMCHルーチンが起動し、リトライ、割込
みなどが行なわれる。即ちMS上のテストプログ
ラムが走行し始める。MS上のテストプログラム
には各割込情報、コンデイシヨンコードCC等の
チエツクルーチンを入れておき、SVP、フアーム
ウエアのMCHが正常に動作したかどうかを確認
させる。正常の場合は手順ENDの診断
（Diagnose）命令83××を、エラーの時はエラー
表示のDiagnose命令83D3を出し、SVPのテスト
プログラムは次のテスト手順に入る。

なお第４図でSVP側の最初の「待ち」（wait）
はCPU側のECモード、DATモード用等各環境セ
ツトアツプを待つもので、セツトアツプ完了で
Diag83××が出る。これはCPU，SVPインタフ
エース間のダイアグノス命令である。83D3はエ
ラーの場合のダイアグノス命令で、これがでると
コンソールにRAS機能異常の表示が出る。83×
×のときはRAS機能正常で、次のテストに入
る。何回かのリトライトが全て不成功であるとエ
キシジエントマシンチエツク（Exigent MCK）
がプロセシングダメージ（PD）となり、83D3は
このとき及び結果チエツク７がOKでないとき生
ずる。

第５図は第４図と同様な図で、SVPのテスト手
順１でCPUにエラー発生させ、CPUがホルトに
なるとSVPのMCHが動作してエラービツト解
析、バリデート等を行ない、リトライ可能なもの
であればCPUにリトライさせ、成功か否かを見
る。成功ならPCRロギング、不成功ならSVPの
MCH作動、等となる。CPUの動作の最後はダイ
アグノス命令となるが、異常動作でこの命令さえ
でないことがある。この場合に備えてテストモー
ドではタイマ監視し、所定時間たつてもダイアグ
ナス命令が出ない場合は自動的にSVP内のテスト
プログラムが起動され次のテスト手順が走り出す
ようにする。このときチエツクストツプに陥つて
いるコードなどをスキヤンインし、正しいチエツ
クストツフ状態にあるか等をチエツクする。

第６図はSVPのMCH内容情報をチエツクした
い場合、予めチエツク箇所を定めておき、プログ
ラムインタフエースを介してテストプログラムに
チエツクを依頼する方式を示す。この図のフラグ
コードとはエラーを生じたプリント板はどれかを
指示するものである。第７図は第３図にも示した
テスト手順を示しテト内容には各種あることを示
す。

発明の効果 以上説明したことから明らかなように、本発明
ではコンペア、スキヤンイン、正常時ダイアグノ
ス命令によるSVP起動など、既存システムが有す
る諸機能を利用して、またCPUの動作停止に対
してタイマ監視して次テスト手順に移らせること
により、任意のタイミングで各種のエラーを次々
と発生させ、その結果のチエツクをプログラムに
より自動的に行なうことができ、人手を必要とし
ない利点がある。またテスト手順、エラー発生タ
イミング、エラー種類、およびテストプログラム
はテーブル形式で登録されており、テーブル再登
録であらゆるエラーの組合せ及びそのチエツクが
可能である。またSVPのMCHの中に予めデバツ
グを意識したテストプログラムとのプログラムイ
ンタフエースを持つことにより、細部のチエツク
も可能である。

SVPによりMSにテストプログラムをローデイ
ングしテストすることは既知であるが、このテス
トは正常動作に対するそれでありRAS機能のテ
ストではない。RASの場合はCPUがホルトして
しまい、これで制御はMCHに移つてRAS機能テ
ストは中断してしまう。本発明ではCPUが動作
停止所謂だんまりになつてしまつてもRASテス
トの場合はタイマ監視していて例えば５秒の予定
時間が経過すると、次のテストプログラムをスタ
ートさせ、結果が停止となる各種テストを連続さ
せて自動的に実行できる。

【図面の簡単な説明】

第１図はコンピユータシステムのSVP機能を説
明する図、第２図は同アドレス比較機能を説明す
る図、第３図は本発明の試験方式を説明するブロ
ツク図、第４図〜第６図は同動作要領を説明する
フローチヤート、第７図はテスト手順を示すテー
ブルの説明図である。 図面で、CPUは中央処理装置、FEはフロント
エンド、SVPは監視装置、CSAR，PSAテーブル
は停止点アドレステーブルである。

Claims (1)

1. 【特許請求の範囲】 １ 計算機システムの中央処理装置、フロントエ
   ンド、および監視装置が持つRAS機能の自動検
   査方式において、 監視装置にRAS機能のテストプログラム、中
   央処理装置が実行中のプログラムの各停止点アド
   レスを格納するアドレステーブル、該プログラム
   の停止時に中央処理装置へスキヤンインするビツ
   トパターンを格納するエラー発生手順テーブル、
   およびこれらの停止点アドレスとビツトパターン
   とテストプログラムの組合せを格納するテスト手
   順テーブルを用意し、 検査に際して主記憶へ前記テストプログラムを
   ローデイングして中央処理装置に環境セツトアツ
   プを行なわせ、次いで前記停止点アドレスを入力
   し、ホルトしたとき前記ビツトパターンをスキヤ
   ンインしかつクロツクレリーズし、中央処理装置
   がエラーストツプとなつたとき監視装置のマシン
   チエツクハンドラーを作動させ、エラービツト解
   析、バリテード、中央処理装置の再起動を行なわ
   せ、リトライ成功ならログ収集を行ないかつ結果
   チエツクが良ならば次のテスト手順に入り、リト
   ライ不成功または結果が不良等で中央処理装置が
   動作停止したときは所定時間後に次のテスト手順
   に入ることを特徴とするRAS機能自動検査方
   式。