JPS62227222A - アナログ・デジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、アナログ信号をＰＣＭデジタル信号に変換す
る際に用いられるアナログ・デジタル変換器（以下、Ａ
／Ｄ変換器という）に関する。

〈従来の技術〉 この種のＡ／Ｄ変換器としては、ｎビットのデジタル・
アナログ変換器（以下、Ｄ／Ａ変換器という）を用いた
逐次比較型Ａ／Ｄ変換器などが知られている。このよう
な逐次比較型Ａ／Ｄ変換器の構成の概略を第３図に示す
。アナログ入力信号はサンプルホールド回路１に与えら
れ、そのホールド電圧は比較器２の一方入力として与え
られる。

比較器２の他方入力として、Ｄ／Ａｍ換器３の出力信号
が与えられる。Ｄ／Ａ変換器３は、比較器２の出力信号
とシステムクロックとを与えられるコントロールロジッ
ク回路４の出力信号を与えられる。そうして、比較器２
が変換ビット数ｎに等しい数の変換を行うことによって
、その出力端子からはデジタル信号に変換されたパルス
列が、その最上位ビットから順に出力される。

しかしながら、従来の逐次比較型Ａ／Ｄ変換器は高価な
り／Ａ変換器を用いなければならず、しかも、コントロ
ールロジック回路４などの回路構成が複雑化するという
問題点がある。

〈発明の目的〉 本発明はこのような事情に鑑みてなされたものであって
、比較的に簡単な構成で安価なアナログ・デジタル変換
器を提供することを目的としている。

く問題点を解決するための手段〉 本発明は前記目的を達成するために、次のような構成を
備えている。

即ち、本発明に係るＡ／Ｄ変換器は、アナログ入力信号
を与えられる第１のアナログスイッチと、前記第１のア
ナログスイッチの出力信号を与えられるホールドコンデ
ンサと・変換ビット数に等しい数のアナログ・デジタル
変換部とを具備している。

前記各アナログ・デジタル変換部は、それぞれの入力信
号を第１の基準電圧と比較する比較器と、この比較器の
出力に応じて前記第１の基準電圧または第２の基準電圧
を出力する第２のアナログスイッチと、前記第２のアナ
ログスイッチから出力された第１または第２の基準電圧
と前記入力信号との差を２倍にして出力する演算増幅器
とを含む。

前記アナログ・デジタル変換部のうちの最上位ビットに
対応したアナログ・デジタル変換部は、前記ホールドコ
ンデンサのホールド電圧をその入力信号として与えられ
る一方、それよりも下位のビットに対応した各アナログ
・デジタル変換部は、前段のアナログ・デジタル変換部
の演算増幅器の出力をそれぞれの入力信号として与えら
れる。

そして、前記各アナログ・デジタル変換部の比較器の出
力信号が変換デジタル信号として取り出される。

〈実施例〉 以下、本発明の一実施例を第１図および第２図に従って
説明する。

第１図は本発明の一実施例に係るＡ／Ｄ変換器のブロッ
ク図である。

本実施例に係るＡ／Ｄ変換器は、アナログ入力信号を８
ビツトのデジタル信号に変換するもので、前記アナログ
人力信号を与えられる第１のアナログスイッチ５と、前
記アナログスイッチ５の出力側に接続されるホールドコ
ンデンサＣと、変換ビット数に対応した８個のＡ／Ｄ変
換部１０１〜１０８と、前記各Ａ／Ｄ変換部１０１〜１
０８の変換出力信号をラッチするラッチ回路２０とから
構成されている。Ａ／Ｄ変換部１０１〜１０８は同じ構
成を採るので、以下、Ａ／Ｄ変換部１０１の構成を代表
して説明する。

ホールドコンデンサＣのホールド電圧は、Ａ／Ｄ変換部
１０１の比較器１１の一方入力として与えられるととも
に、非反転増幅器１２に与えられる。比較器１１の他方
入力としては、定電圧源１３からの定電圧が与えられる
。この定電圧は、前述した第１の基準電圧に対応してい
る。前記定電圧は、第２のアナログスイッチ１４の一方
人力■としても与えられる。アナログスイッチ１４の他
方人力■はグランド電位になっている。このグランド電
位が、前述した第２の基準電圧に対応している。アナロ
グスイッチ１４は、前記比較器１１の出力を、その制御
信号として与えられる。前記制御信号が“Ｈルベルのと
き、アナログスイッチ１４は、前記定電圧入力を通過さ
せる一方、前記制御信号が“Ｌゝレベルのときは、前記
他方入力であるグランド電位を通過させる。アナログス
イッチ１４の出力は、抵抗Ｒ１を介して演算増幅器１５
の負側入力として与えられる。この負側入力端子には、
フィードバック抵抗Ｒ２が接続されている。この抵抗Ｒ
２は、Ｒ２−２ＸＲ１に設定されている。また、非反転
増幅器１２の出力は、抵抗Ｒ３を介して演算増幅器１５
の正側入力として与えられる。その正側入力端子は抵抗
Ｒ４を介して接地されている。抵抗Ｒ４は、Ｒ４−２Ｘ
Ｒ３に設定されている。

Ａ／Ｄ変換部１０１の演算増幅器１５の出力信号は、次
段のＡ／Ｄ変換部１０２の入力信号となり、Ａ／Ｄ変換
部１０２に含まれる図示しない比較器１１°および非反
転増幅器１２’　に与えられる。同様に、Ａ／Ｄ変換部
１０２の図示しない演算増幅器１５°の出力信号は、次
段のＡ／Ｄ変換１０３に与えられる。このように前段の
Ａ／Ｄ変換部の演算増幅器の出力信号が、次段の入力信
号になる。

そして、Ａ／ｆ）変損部１０１〜１０８の各比較器１１
．・・・・の比較出力信号は、ランチ回路２０に与えら
れる。このラッチ回路２０が、変換された８ビツトのデ
ジタル信号を与える。

次に、上述した構成を備えた実施例の動作を、第２図に
従って説明する。

今、第２図（Ｉｌｌに示したようなアナログ入力信号ａ
が、アナログスイッチ５に入力されたとする。

アナログスイッチ５は、同図中）に示したようなサンプ
ルホールドパルスｂが“Ｈルベルの期間中、前記アナロ
グ入力信号ａを通過させる。その結果、ホールドコンデ
ンサＣが充電される。そして、前記サンプルホールドパ
ルスｂが立ち下がると、ホールドコンデンサＣがそのと
きのアナログ入力信号ａの電圧値をホールドする。この
ホールド電圧Ｃのレベルを同図（Ｃ１のＡ１期間に示す
、ここで、ＡＩ期間とは、同図（蜀に示したように、第
１番目のデータ変換中において、Ａ／Ｄ変換部１０１が
動作している期間を意味している。同様にＡ２〜Ａ８は
、第１番目のデータ変換中に、Ａ／Ｄ変換部１Ｇ２〜Ａ
／Ｄ変損部１０Ｂが動作している期間を示している。ま
た、同図におけるＢ１期間は、第２番目のデータ変換中
において、Ａ／Ｄ変換部１０１が動作している期間を示
している。なお、同図（０）における鎖線は、定電圧源
１３の定電圧レベルＥを示している。

同図（Ｃ１に示したように、Ａ／Ｄ変換部１０１に入力
した前記ホールド電圧は定電圧レベルＥよりも高くなっ
ているから、比較器１１の出力信号ｆは、同図（［１に
示したように、ＡＩ期間において“１”を出力する。こ
の比較出力が、変換されたデジタル信号の最上位のビッ
ト（ＭＳＢ）になる。

一方、前記比較出力６１”を与えられたアナログスイッ
チ１４は入力■を通過させる結果、その出力ｅは、同図
＋１１）に示したように、定電圧レベルＥになる。

アナログスイッチ１４を通過した定電圧出力は、抵抗Ｒ
１を介して演算増幅器１５の正側に人力する。一方、前
記ホールド電圧Ｃは、非反転増幅器１２および抵抗Ｒ３
を介して前記演算増幅器１５の負側に入力される。そう
して、前述したように抵抗Ｒ１〜抵抗Ｒ４の関係より、
演算増幅器１５は、正側入力であるホールド電圧Ｃと、
負側入力である定電圧レベルＥとの差電圧Ｖｌを２倍に
増幅して出力するから、演算増幅器１５の出力ｄは、第
２図（ｄｌに示したような電圧レベルＶ２（Ｖ２＝２Ｘ
Ｖ１）となる。

このような電圧レベル■２の演算増幅器１５の出力ｄが
、次段のＡ／Ｄ変換器１０２の比較器１１°と非反転増
幅器１２°とに与えられる（第２図（Ｃ）のＡ２期間参
照）、この電圧レベルｖ２は、比較器１１°の基準電圧
となっている・定電圧Ｅよりも小さいから、比較器１１
°の出力ｆは“Ｏ”となる（第２図（ｆｌのＡ２期間参
照）、この比較器１１’の出力信号ｆが、最上位から２
番目のビット信号になる。一方、比較器１１°の出力が
“０′になると、Ａ／Ｄ変換部１０２のアナログスイッ
チ１４′　は入力■を通過させるから、前記アナログス
イッチ１４°の出力ｅはグランドレベルとなる（第２図
（８１のＡ２期間参照）、シたがって、Ａ／Ｄ変換部１
０２の演算増幅器１５゛の出力ｄは、電圧レベルｖ２を
２倍に増幅したレベルｖ３（Ｖ３−２ｘＶ２）　になる
。

そうして、前記電圧レベルｖ３の出力ｄが、次段のＡ／
Ｄ変換部１０３に与えられる（第２図（Ｃ１のＡ３期間
参照）。この入力信号は、定電圧レベルＥよりも低いか
ら、Ａ／Ｄ変換１０３の比較器１１″は、′Ｏ”を出力
する（第２図（ｆｌのＡ３期間参照）、シたがって、Ａ
／Ｄ変換部１０３によって与えられる、最上位から第３
番目のビットは′″Ｏ”となる、そして、前述したと同
様の動作によって、Ａ／Ｄ変換部１０３の演算増幅器１
５″の電圧Ｌ／ベベル４　（Ｖ４−２ＸＶ３）＋７）出
力ｄ、ｌ）（、次段のＡ／Ｄ変換部１０４に与えられる
（第２図ＴｅｌのＡ４期間参照）、前記電圧レベルｖ４
は、定電圧レベルＥよりも大きくなっているから、この
Ａ／Ｄ変換部１０４は、最上位から第４番目のビットと
して′ｌ′″を出力する。そして、２×（ｖ４−Ｅ）と
なる演算器出力が、Ａ／Ｄ変換部１０４からＡ／Ｄ変換
部１０５に与えられる。

以下、同様にしてＡ／Ｄ変換部１０５から最下位ビット
（Ｌ　Ｓ　Ｂ）を与えるＡＩＤ変喚部１０Ｂまでの各Ａ
／Ｄ変換部が順次に動作して、ビットデータが上位ビッ
トから順に出力される。このようにしてＡ／Ｄ変換部１
０１−Ａ／Ｄ変換部１０８から順次に出力されたビット
データが、ラッチ回路２０によってラッチされることに
よって、前記アナログ入力信号の第１番目のデジタル信
号がラッチ回路２０から出力される。

以上のようにして、第１番目のアナログ・デジタル変換
が終了すると、次のサンプルホールドパルスｂ（同図（
ｂｌ参照）によって、アナログ入力信号がサンプルホー
ルドされ、前述したと同様の動作によって、第２番目の
デジタル信号がラッチ回路２０から出力される。

なお、上述の実施例では、アナログ入力信号を８ビツト
のデジタル信号に変換するために、８個のＡ／Ｄ変換部
が設けられたが、本発明はこれに限られず、任意のビッ
ト数ｎにデジタル変換することができ、これに応じてｎ
個のＡ／Ｄ変換部が設けられるものであってもよい。

また、実施例で説明した定電圧［１３の電圧値と、抵抗
１’２１〜抵抗Ｒ４の各抵抗値を正確に設定すれば、同
じビット数に変換する場合においても、変換精度をより
向上させることかできる。

く効果〉 以上、説明したように、本発明に係るアナログ・デジタ
ル変換器は、変換ビット数に等しい数のＡ／Ｄ変換部に
おいて、その入力信号の電圧レベルと第１の基準電圧と
を比較することによってビットデータを得るとともに、
前記入力信号の電圧レベルと、第１の基準電圧または第
２の基準電圧との差を２倍に演算増幅して次段のＡ／Ｄ
変換部に出力することに基づいて、アナログ入力信号を
デジタル信号に変換している。

しｋがって、本発明によれば、従来のＡ／Ｄ変換器のよ
うに高価なり／Ａ変換部や複雑なロジックコントロール
回路が必要とされないので、比較的に簡単な構成で安価
なＡ／Ｄ変換器を実現することができる。

また、本発明によれば、アナログ・デジタル変換する際
に必要な帰還経路を省略できるため、従来のＡ／Ｄ変換
器よりアナログ・デジタル変換の高速化を容易に行うこ
ともできる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示したブロック図、
第２図は前記実施例の動作波形図、第３図は従来のＡ／
Ｄ変換器の構成の概略を示したブロック図である。 ５・・・アナログスイッチ、Ｃ・・・ホールドコンデン
サ、１０１〜１０８・・・Ａ／Ｄ変換部、１１・・・比
較器、１２・・・非反転増幅器、１３・・・定電圧源、
１４・・・アナログスイッチ、１５・・・演算増幅器、
２０・・・ラッチ回路。

Claims (1)

【特許請求の範囲】
1. （１）アナログ入力信号を与えられる第１のアナログス
   イッチと、前記第１のアナログスイッチの出力信号を与
   えられるホールドコンデンサと、変換ビット数に等しい
   数のアナログ・デジタル変換部とを具備したアナログ・
   デジタル変換器であって、 前記アナログ・デジタル変換部は、それぞれの入力信号
   を第１の基準電圧と比較する比較器と、この比較器の出
   力に応じて前記第１の基準電圧または第２の基準電圧を
   出力する第２のアナログスイッチと、前記第２のアナロ
   グスイッチから出力された第１または第２の基準電圧と
   前記入力信号との差を２倍にして出力する演算増幅器と
   を含み、最上位ビットに対応したアナログ・デジタル変
   換部は、前記ホールドコンデンサのホールド電圧をその
   入力信号として与えられる一方、それよりも下位のビッ
   トに対応した各アナログ・デジタル変換部は、前段のア
   ナログ・デジタル変換部の演算増幅器の出力をそれぞれ
   の入力信号として与えられ、 かつ、前記各アナログ・デジタル変換部の比較器の出力
   信号が変換デジタル信号として取り出されることを特徴
   とするアナログ・デジタル変換器。