JPS62216336A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62216336A JPS62216336A JP5816986A JP5816986A JPS62216336A JP S62216336 A JPS62216336 A JP S62216336A JP 5816986 A JP5816986 A JP 5816986A JP 5816986 A JP5816986 A JP 5816986A JP S62216336 A JPS62216336 A JP S62216336A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃ概要〕
本発明は、半導体装置の製造方法に於いて、被エツチン
グ対象物上に必要なパターンを有する第１のマスク膜を
形成し、次に、全面に第２のマスク膜を形成し、次に、
第２のマスクに異方性エツチングを施し第１のマスク膜
の側壁に被着している薄膜部分のみを残して他を除去し
、その後、該薄膜部分のパターンを利用して前記被エツ
チング対象物のエツチングを行うことに依り、幅が極め
て狭小な溝を容易且つ再現性良く形成することができる
ようにしたものである。
グ対象物上に必要なパターンを有する第１のマスク膜を
形成し、次に、全面に第２のマスク膜を形成し、次に、
第２のマスクに異方性エツチングを施し第１のマスク膜
の側壁に被着している薄膜部分のみを残して他を除去し
、その後、該薄膜部分のパターンを利用して前記被エツ
チング対象物のエツチングを行うことに依り、幅が極め
て狭小な溝を容易且つ再現性良く形成することができる
ようにしたものである。
本発明は、幅が極めて狭小な溝を形成することが必要と
される半導体装置を製造するのに好適な方法に関する。
される半導体装置を製造するのに好適な方法に関する。
近年、半導体装置を製造する際、微細なパターンを形成
する技術が非常に進歩している。
する技術が非常に進歩している。
例えば、反応性イオン・エツチング（ｒ ｅ ａ ｃｔ
ｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＢ）法に依
ると、殆ど横拡がりなしに、半導体層など、必要な部分
に壁面が切り立った深い溝を形成することができる。
ｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＢ）法に依
ると、殆ど横拡がりなしに、半導体層など、必要な部分
に壁面が切り立った深い溝を形成することができる。
然しなから、サブ・ミクロンのパターンを製造ラインで
形成するとなると、未だ然程容易ではない。即ち、先ず
、サブ・ミクロンの微細な工・ノチング・マスクを再現
性良く形成することが困難であり、このエツチング・マ
スクが形成できないことには、如何にＲＩＢ法が精密な
エツチングを可能とするものであっても、微細なパター
ンを得ることはできない。
形成するとなると、未だ然程容易ではない。即ち、先ず
、サブ・ミクロンの微細な工・ノチング・マスクを再現
性良く形成することが困難であり、このエツチング・マ
スクが形成できないことには、如何にＲＩＢ法が精密な
エツチングを可能とするものであっても、微細なパター
ンを得ることはできない。
本発明は、極めて簡単な技術を適用することに依り、半
導体層などに幅が極めて狭小である、例えば、サブ・ミ
クロンの溝を容易に形成することを可能にする。
導体層などに幅が極めて狭小である、例えば、サブ・ミ
クロンの溝を容易に形成することを可能にする。
本発明に依る半導体装置の製造方法では、被エツチング
対象物（例えばＳｉ半導体層２及び基板１の一部）上に
必要なパターンを有する第１のマスク膜（例えばパター
ニングされたＰＳＧＳａＯ２形成し、次いで、該第１の
マスク膜を含む全面を覆う第２のマスク膜（例えばＳｉ
３Ｎ４膜４）を形成し、次いで、該第２のマスク膜に異
方性エツチング（例えばエッチャントをＣＦ４とするＲ
ＩＢ法に依るエツチング）を施して前記第１のマスク膜
側壁に被着している薄膜部分く例えば薄膜部分４Ａ）を
残して他を除去し、次いで、該第１のマスク膜を除去し
その側壁に被着していた薄膜部分のみを残し、次いで、
該薄膜部分をマスクとして第３のマスク膜（例えばＳｉ
○２膜５）を形成し、次いで、前記薄膜部分を除去して
該第３のマスク膜に該薄膜部分のパターンを転写した開
口（例えば溝状開口５Ａ）を形成し、次いで、前記第３
のマスクに於ける該開口内に露出している前記被エツチ
ング対象物のエツチングを行う工程が含まれてなる構成
になっている。
対象物（例えばＳｉ半導体層２及び基板１の一部）上に
必要なパターンを有する第１のマスク膜（例えばパター
ニングされたＰＳＧＳａＯ２形成し、次いで、該第１の
マスク膜を含む全面を覆う第２のマスク膜（例えばＳｉ
３Ｎ４膜４）を形成し、次いで、該第２のマスク膜に異
方性エツチング（例えばエッチャントをＣＦ４とするＲ
ＩＢ法に依るエツチング）を施して前記第１のマスク膜
側壁に被着している薄膜部分く例えば薄膜部分４Ａ）を
残して他を除去し、次いで、該第１のマスク膜を除去し
その側壁に被着していた薄膜部分のみを残し、次いで、
該薄膜部分をマスクとして第３のマスク膜（例えばＳｉ
○２膜５）を形成し、次いで、前記薄膜部分を除去して
該第３のマスク膜に該薄膜部分のパターンを転写した開
口（例えば溝状開口５Ａ）を形成し、次いで、前記第３
のマスクに於ける該開口内に露出している前記被エツチ
ング対象物のエツチングを行う工程が含まれてなる構成
になっている。
前記のような手段を採ることに依り、被エツチング対象
物に対し、幅が極めて狭小な溝を容易且つ再現性良く形
成することができる。
物に対し、幅が極めて狭小な溝を容易且つ再現性良く形
成することができる。
第１図乃至第８図は本発明一実施例を解説する為の工程
要所に於ける半導体装置の要部切断側面図を表し、以下
、これ等の図を参照しつつ詳細に説明する。
要所に於ける半導体装置の要部切断側面図を表し、以下
、これ等の図を参照しつつ詳細に説明する。
第１図参照
（１１気相エピタキシャル成長（ｖａｐｏｒ ｐｈａ
ｓｓ ｅｐｉｔａｘｙ：ＶＰＥ）法を適用することに
依り、基板１上にシリコン（Ｓｔ）半導体層２を厚さ約
２〔μｍ〕程度に形成する。
ｓｓ ｅｐｉｔａｘｙ：ＶＰＥ）法を適用することに
依り、基板１上にシリコン（Ｓｔ）半導体層２を厚さ約
２〔μｍ〕程度に形成する。
（２）化学気相堆積（ｃｈｅｍｔｃａｌ ｖａｐ。
ｕｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用する
ことに依り、Ｓｔ半導体層２上に厚さ約７０００ （人
〕程度の燐珪酸ガラス（ｐ ｈ ｏ ５ｐｈｏｓｉｌｉ
ｃａｔｅ ｇｌａｓｓ：ＰＳＧ）膜３を形成する。
ことに依り、Ｓｔ半導体層２上に厚さ約７０００ （人
〕程度の燐珪酸ガラス（ｐ ｈ ｏ ５ｐｈｏｓｉｌｉ
ｃａｔｅ ｇｌａｓｓ：ＰＳＧ）膜３を形成する。
第２図参照
（３）通常のフォト・リソグラフィ技術を適用すること
に依り、ＰＳＧＳａＯ２ターニングを行い、３４半導体
層２の素子形成領域を覆う部分を残し、他を除去する。
に依り、ＰＳＧＳａＯ２ターニングを行い、３４半導体
層２の素子形成領域を覆う部分を残し、他を除去する。
第３図参照
（４１ＣＶＤ法を適用することに依り、窒化シリコン（
Ｓｉ３Ｎ４）膜４を厚さ約３０００〜６０００ 〔人〕
程度に形成する。
Ｓｉ３Ｎ４）膜４を厚さ約３０００〜６０００ 〔人〕
程度に形成する。
第４図参照
（５） エッチャントをＣＦ４とするＲＩＢ法を適用
することに依り、Ｓ ｉ３ Ｎ ４膜４を異方性エツチ
ングする。
することに依り、Ｓ ｉ３ Ｎ ４膜４を異方性エツチ
ングする。
これに依り、Ｓ ｉ ３ Ｎ ４膜４は、ＰＳＧＳａＯ
２壁に被着された一部を残し、他は除去される。尚、残
された５ｊ３Ｎ４の薄膜部分を記号４Ａで指示しである
。
２壁に被着された一部を残し、他は除去される。尚、残
された５ｊ３Ｎ４の薄膜部分を記号４Ａで指示しである
。
ここで残されたＳｉ３Ｎ４の薄膜部分４ＡのＳｔ半導体
層２との界面に於ける幅は０．２〜０．５〔μｍ〕程度
を得ることができ、その幅は、前記異方性エツチングの
条件及び前記ＰＳＧ膜３と３ ｉ ３ Ｎ ４膜４の膜
厚を選択して制御することができる。
層２との界面に於ける幅は０．２〜０．５〔μｍ〕程度
を得ることができ、その幅は、前記異方性エツチングの
条件及び前記ＰＳＧ膜３と３ ｉ ３ Ｎ ４膜４の膜
厚を選択して制御することができる。
第５図参照
（６） エッチャントをフッ酸とするウェット・エツ
チング法を適用することに依り、ＰＳＧ膜３を除去する
。
チング法を適用することに依り、ＰＳＧ膜３を除去する
。
（７１Ｓｉ３Ｎ４の薄膜部分４Ａをマスクとする選択的
熱酸化法を適用することに依り、厚さ約２０００ 〔人
〕程度の二酸化シリコン（Ｓｉ０２）膜５を全面に形成
する。
熱酸化法を適用することに依り、厚さ約２０００ 〔人
〕程度の二酸化シリコン（Ｓｉ０２）膜５を全面に形成
する。
第６図参照
（８） エッチャントを燐酸とするウェット・エツチ
ング法を適用することに依り、Ｓｉ３Ｎ４の薄膜部分４
Ａを除去する。
ング法を適用することに依り、Ｓｉ３Ｎ４の薄膜部分４
Ａを除去する。
これに依り、５ｉ０２膜５には幅が０．２〜０．５ 〔
μｍ〕程度の溝状開口５Ａが形成される。
μｍ〕程度の溝状開口５Ａが形成される。
第７図参照
（９） エッチャントをＣＦ４とするＲＩＥ法を適用
することに依り、Ｓ ｉ Ｏ２膜５をマスクとしてＳｉ
半導体層２及び基板１の一部をエツチングし、溝状開口
５Ａと同じ幅の溝２Ａを形成する。
することに依り、Ｓ ｉ Ｏ２膜５をマスクとしてＳｉ
半導体層２及び基板１の一部をエツチングし、溝状開口
５Ａと同じ幅の溝２Ａを形成する。
第８図参照
０Ｉ エツチング・マスクとして用いた５ｉＣ１２膜
５を除去する。
５を除去する。
αυ この後、＄２Ａで囲まれたＳｉ半導体層２の領域
に半導体素子を形成する。
に半導体素子を形成する。
前記説明で判るように、本実施例に依れば、極めて狭小
な幅の開口を有するマスクを容易且つ再現性良く形成す
ることができ、従って、そのマスクを用いて半導体層を
エツチングすることに依り、前記開口同様に極めて狭小
な幅の溝を形成することが可能である。
な幅の開口を有するマスクを容易且つ再現性良く形成す
ることができ、従って、そのマスクを用いて半導体層を
エツチングすることに依り、前記開口同様に極めて狭小
な幅の溝を形成することが可能である。
本実施例では、所謂、素子間分離を行う為の溝を形成す
る場合に本発明を適用したが、この外に種々の応用が考
えられる。
る場合に本発明を適用したが、この外に種々の応用が考
えられる。
本発明に依る半導体装置の製造方法では、被エツチング
対象物上に必要なパターンを有する第１のマスク膜を形
成し、次に、全面に第２のマスク膜を形成し、次に、第
２のマスクに異方性エツチングを施し第１のマスク膜の
側壁に被着している薄膜部分のみを残して他を除去し、
その後、該薄膜部分のパターンを利用して前記被エツチ
ング対象物のエツチングを行うようにしている。
対象物上に必要なパターンを有する第１のマスク膜を形
成し、次に、全面に第２のマスク膜を形成し、次に、第
２のマスクに異方性エツチングを施し第１のマスク膜の
側壁に被着している薄膜部分のみを残して他を除去し、
その後、該薄膜部分のパターンを利用して前記被エツチ
ング対象物のエツチングを行うようにしている。
前記の構成を採ることに依り、被エツチング対象物に対
し、幅が極めて狭小な溝を容易且つ再現性良く形成する
ことができるようにしたものである。
し、幅が極めて狭小な溝を容易且つ再現性良く形成する
ことができるようにしたものである。
第１図乃至第８図は本発明一実施例を説明する為の工程
要所に於ける半導体装置の要部切断側面図をそれぞれ表
している。 図に於いて、１は基板、２はＳｉ半導体層、２Ａは溝、
３はＰＳＧ膜、４はＳｉ３Ｎ４膜、４Ａは薄膜部分、５
はＳ ｉ０２膜、５Ａは溝状開口をそれぞれ示している
。 第１図 簗２図 簗３図 第４図 抱５図 簗６図 絶７図
要所に於ける半導体装置の要部切断側面図をそれぞれ表
している。 図に於いて、１は基板、２はＳｉ半導体層、２Ａは溝、
３はＰＳＧ膜、４はＳｉ３Ｎ４膜、４Ａは薄膜部分、５
はＳ ｉ０２膜、５Ａは溝状開口をそれぞれ示している
。 第１図 簗２図 簗３図 第４図 抱５図 簗６図 絶７図
Claims (1)
- 【特許請求の範囲】 被エッチング対象物上に必要なパターンを有する第１の
マスク膜を形成し、 次いで、該第１のマスク膜を含む全面を覆う第２のマス
ク膜を形成し、 次いで、該第２のマスク膜に異方性エッチングを施して
前記第１のマスク膜側壁に被着している薄膜部分を残し
て他を除去し、 次いで、該第１のマスク膜を除去しその側壁に被着して
いた薄膜部分のみを残し、 次いで、該薄膜部分をマスクとして第３のマスク膜を形
成し、 次いで、前記薄膜部分を除去して該第３のマスク膜に該
薄膜部分のパターンを転写した開口を形成し、 次いで、前記第３のマスクに於ける該開口内に露出して
いる前記被エッチング対象物のエッチングを行う工程が
含まれてなること を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5816986A JPS62216336A (ja) | 1986-03-18 | 1986-03-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5816986A JPS62216336A (ja) | 1986-03-18 | 1986-03-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62216336A true JPS62216336A (ja) | 1987-09-22 |
Family
ID=13076494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5816986A Pending JPS62216336A (ja) | 1986-03-18 | 1986-03-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62216336A (ja) |
-
1986
- 1986-03-18 JP JP5816986A patent/JPS62216336A/ja active Pending
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