JPS62212758A - 割り込み制御回路 - Google Patents
割り込み制御回路Info
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- JPS62212758A JPS62212758A JP5612886A JP5612886A JPS62212758A JP S62212758 A JPS62212758 A JP S62212758A JP 5612886 A JP5612886 A JP 5612886A JP 5612886 A JP5612886 A JP 5612886A JP S62212758 A JPS62212758 A JP S62212758A
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- Japan
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- interrupt
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- Pending
Links
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- 239000013598 vector Substances 0.000 claims abstract description 23
- 230000004044 response Effects 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 description 10
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- 101800000675 Neuregulin-2 Proteins 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は割り込み方法の異なるｃＰＵと周辺デバイス装
置を含む電子機器に関する。
置を含む電子機器に関する。
電子機器で用いられろ工１０用の周辺デノくイスけＯＰ
Ｕメーカと周辺デバイスメーカｈｔ異なっていても接続
可能な場合ｈｚ多く、慢能や品種の制約などからＣＰＵ
メーカ以外のデバイスや個別回路で工１０を組む必！！
ｈ１生ずる。しかし割り込みの受は付は方法は各ａｐｔ
ｚ’ｒ固有の方法ｈ’＝あり割り込み点数の拡張もＣＰ
Ｕによつで異なる。しため一つて割り込みセンスを内部
回路で可能な周辺デノ（イスを用いてもｏｐｔｒの割り
込人受は付は方法と異なるとソフトウェアでサーチせね
ばならない。
Ｕメーカと周辺デバイスメーカｈｔ異なっていても接続
可能な場合ｈｚ多く、慢能や品種の制約などからＣＰＵ
メーカ以外のデバイスや個別回路で工１０を組む必！！
ｈ１生ずる。しかし割り込みの受は付は方法は各ａｐｔ
ｚ’ｒ固有の方法ｈ’＝あり割り込み点数の拡張もＣＰ
Ｕによつで異なる。しため一つて割り込みセンスを内部
回路で可能な周辺デノ（イスを用いてもｏｐｔｒの割り
込人受は付は方法と異なるとソフトウェアでサーチせね
ばならない。
以上述べたように従来技術では割り込入要因をソフトウ
ェアでサーチしなければならないので割り込み処理ルー
チンが重くなり、サーチに時間ｈ”−かかるという間Ｍ
がある。データ転送など高速応答を必要とするシステム
に於いては処理効率を下げる原因となる。そこで本発明
はこのよ５な問題点を解決するもので、その目的とする
ところはＣＰＵと異なる割り込み方法の周辺デノ（イス
を用いて１割り込み要因に応じて異なりｔベクタを出す
ベクタ送出割り込みによる高速な割り込み制御回路を提
供するところにある。
ェアでサーチしなければならないので割り込み処理ルー
チンが重くなり、サーチに時間ｈ”−かかるという間Ｍ
がある。データ転送など高速応答を必要とするシステム
に於いては処理効率を下げる原因となる。そこで本発明
はこのよ５な問題点を解決するもので、その目的とする
ところはＣＰＵと異なる割り込み方法の周辺デノ（イス
を用いて１割り込み要因に応じて異なりｔベクタを出す
ベクタ送出割り込みによる高速な割り込み制御回路を提
供するところにある。
本発明の割り込み制御回路け１周辺デ、バイスの割り込
２Ｌ要求に対し１割り込み要求アクノリッジ信号を作成
する回路と、割り込みペクタのフェツチに同期させろ定
めのＷＡ工Ｔ信号を作成する回路と、ＣＰＨの取り込み
方法にペクタを変更する回路で構成され、ＣＰＵからも
周辺デバイスからもお互いに専用デバイスを利用してい
るのと同様な割り込み応答を行なう。
２Ｌ要求に対し１割り込み要求アクノリッジ信号を作成
する回路と、割り込みペクタのフェツチに同期させろ定
めのＷＡ工Ｔ信号を作成する回路と、ＣＰＨの取り込み
方法にペクタを変更する回路で構成され、ＣＰＵからも
周辺デバイスからもお互いに専用デバイスを利用してい
るのと同様な割り込み応答を行なう。
本発明では１周辺デバイスからの割り込み要求をＣＰＵ
が受は割り込み要求アクノリッジ信号を作り、ＣＰＵは
モデファイされ急割り込みペクタカー周辺デバイスより
送出されるまでＷＡ工Ｔする。
が受は割り込み要求アクノリッジ信号を作り、ＣＰＵは
モデファイされ急割り込みペクタカー周辺デバイスより
送出されるまでＷＡ工Ｔする。
（’！ＰＵが受は付けるペクタは割り込み要因別であル
ノでＣＰＵ１ｊ迅速に割り込みサービスを行ｒｚ ウこ
と六；可能となり、ソフト内エアによるサーチは不要と
なる。
ノでＣＰＵ１ｊ迅速に割り込みサービスを行ｒｚ ウこ
と六；可能となり、ソフト内エアによるサーチは不要と
なる。
以下発明の詳細な説明する。
１つの実施例として、ＣＰＵに→トイログ社の２８０、
周辺デバイスにインテル社系のものを用い九装置につい
て考える。第１図は、本発明の割り込み制御装置のプシ
ック図である。
周辺デバイスにインテル社系のものを用い九装置につい
て考える。第１図は、本発明の割り込み制御装置のプシ
ック図である。
周辺デバイス２に何らかの割り込み要因ｈ＝ 発’！Ｅ
し九場合１周辺デバイス２け０ＰＵ１に対し割り込み要
求信号１９を７サートし通知するｅＣＰＵは１０ＲＱ信
号１７とＭ１償号２３をアサートすることにより割り込
みアクノリッジサイクルに入る。
し九場合１周辺デバイス２け０ＰＵ１に対し割り込み要
求信号１９を７サートし通知するｅＣＰＵは１０ＲＱ信
号１７とＭ１償号２３をアサートすることにより割り込
みアクノリッジサイクルに入る。
割り込み制御回路３け、このＣＰＵ １の状態を受けて
周辺デバイス２に対し割り込ｋｆＪ町を示す工ＮＴＡＫ
信号２７をアサートし、ｃｐσ１に対しＷＡ工Ｔ信号２
０をアサートする。（！ｐＨＪ１けＷＡ工工状状態なる
。周辺デバイス２はＸＮＴＡに信号から割り込み／＋”
−受けけけられ定ことを知り、割り込み要因別のペクタ
をデータライン２８に送出する。この時のベクタ送出の
タイミングは軍２図に示すよＭｌ（周辺デバイスのモー
ドにより異なる。
周辺デバイス２に対し割り込ｋｆＪ町を示す工ＮＴＡＫ
信号２７をアサートし、ｃｐσ１に対しＷＡ工Ｔ信号２
０をアサートする。（！ｐＨＪ１けＷＡ工工状状態なる
。周辺デバイス２はＸＮＴＡに信号から割り込み／＋”
−受けけけられ定ことを知り、割り込み要因別のペクタ
をデータライン２８に送出する。この時のベクタ送出の
タイミングは軍２図に示すよＭｌ（周辺デバイスのモー
ドにより異なる。
ここで、筆２図（α）け８０８Ｑ 、 ８０８５モー
ドを示しデータ１００け、’Ｃ！ＡＬＬ” 命令の送
出、１０１は割り込み処叩ルーチン格納番地の下位パイ
）Ｊ出。
ドを示しデータ１００け、’Ｃ！ＡＬＬ” 命令の送
出、１０１は割り込み処叩ルーチン格納番地の下位パイ
）Ｊ出。
１０２け割り込み処理ルーチン格納番地の上位１バイト
送出を示す。
送出を示す。
又、屓２０図（６）は、 ８０８８． ８０８６モード
を示し。
を示し。
データ１０３け割り込みベクタの送出を示す、又。
（６３け２８００割り込みアクノリッジサイクルを示し
、１０４は命令の最終実行サイクル、１０５は割り込み
ベクタを示すデータである。
、１０４は命令の最終実行サイクル、１０５は割り込み
ベクタを示すデータである。
ま７ｔｚ ａ Ｑ ｌ１ｌｓ受けとるペクタは第３図に
示すように内部でエレンスタと合成されて割り込みペク
タを作り割り込みジャンプアドレス２０６を得る。
示すように内部でエレンスタと合成されて割り込みペク
タを作り割り込みジャンプアドレス２０６を得る。
そこで周辺デバイス２から送出されｔベクタをベクタモ
デファイヤ６でビット０を０としてシフトし１割り込み
制御回路３でタイミングを同期させてペクタを取り込む
。ｆｆＯち工ＮＴＡＫ信号２７により周辺デバイス２が
ペクタをデータライン２８に送出［２念時点でＷＡＩＴ
Ａ号２０をネゲートｌ、ｃ）’Ｕ ｈｚデータライン９
上の値を読入込む。その値と初期設定時にエレジスタに
セットした値を第３図に示すよ５忙合わせてメ皐リアド
レスとする。
デファイヤ６でビット０を０としてシフトし１割り込み
制御回路３でタイミングを同期させてペクタを取り込む
。ｆｆＯち工ＮＴＡＫ信号２７により周辺デバイス２が
ペクタをデータライン２８に送出［２念時点でＷＡＩＴ
Ａ号２０をネゲートｌ、ｃ）’Ｕ ｈｚデータライン９
上の値を読入込む。その値と初期設定時にエレジスタに
セットした値を第３図に示すよ５忙合わせてメ皐リアド
レスとする。
割り込み制御回路３０回路図を箪４図に示す。
割り込みアクノリッジシーケンスでのＣＰＵのタイミン
グチャートをＩｔＳ図に示す。ここでは周辺デバイスが
８０８６モードでの場合を示し九が、 ８０８５モード
の場合には割り込み制御回路３でＴＮＴ ＡＫのパルス
を５つ作らねばならない。
グチャートをＩｔＳ図に示す。ここでは周辺デバイスが
８０８６モードでの場合を示し九が、 ８０８５モード
の場合には割り込み制御回路３でＴＮＴ ＡＫのパルス
を５つ作らねばならない。
９４５図において、信号３００〜５０５ Ｆｉ、シフト
レジスタ２よりの出力Ｑ＾〜ＱＦであり、７ｗ け０
アＵＩＫより自動的釦挿入され九ウェイト、ＴＶは。
レジスタ２よりの出力Ｑ＾〜ＱＦであり、７ｗ け０
アＵＩＫより自動的釦挿入され九ウェイト、ＴＶは。
ＷＡ工Ｔ信号により挿入され次ウェイトである。
ＣＰＵけこうして得られた割り込みジャンプアドレスを
プｐグ→ムカウンタにセットして実行する。
プｐグ→ムカウンタにセットして実行する。
し７ｔｈ′−ってあらかじめ割り込み要因別の処理ルー
チンをメモリ上にＩｔき、それらの先頭アト°レスを割
り込みジャンプアドレスとして卦〈。それらをまとめテ
ーブルを作り周辺デバイスより送出されるペクタを対応
させる。こうすることにより最高の効率で割り込み処理
を行な５ことができる。
チンをメモリ上にＩｔき、それらの先頭アト°レスを割
り込みジャンプアドレスとして卦〈。それらをまとめテ
ーブルを作り周辺デバイスより送出されるペクタを対応
させる。こうすることにより最高の効率で割り込み処理
を行な５ことができる。
ｖ口ち、周辺デバイスに割り込み要因が発生するとその
要因に対応し九ペクタによる割り込みが発生する。ＣＰ
Ｕけこのベクタを読入込み割り込みジャンプアドレスへ
飛び割り込み処理を実行する。
要因に対応し九ペクタによる割り込みが発生する。ＣＰ
Ｕけこのベクタを読入込み割り込みジャンプアドレスへ
飛び割り込み処理を実行する。
ソフトウェアのオーバーヘッドけまっ念〈なく。
次だ割り込み要因別ルーチンをメモリ上に展開させてお
くだけである。
くだけである。
ところでこれまでは８０８６モードで割り込みアクノリ
ヴジサイクルでベクタが出力される場合であり７ｔｈ＠
、 ８０８５モードでは命令が出力される。この命令
けＲＦ’ｌＴ命令または０ＡＬＬ命令の場合がほとんど
で結果的にはベクタを出力し九のと同じとなる。
ヴジサイクルでベクタが出力される場合であり７ｔｈ＠
、 ８０８５モードでは命令が出力される。この命令
けＲＦ’ｌＴ命令または０ＡＬＬ命令の場合がほとんど
で結果的にはベクタを出力し九のと同じとなる。
本発明によれば、割り込み方法の異なるｏｐσと周辺デ
バイスを中いた装置に於いて従来できなかっ几ベクタ方
法による割り込みによる制御が可卵となり、ソフトウェ
アの負荷ｈ；なくなり高速の割り送入制御が行なえる。
バイスを中いた装置に於いて従来できなかっ几ベクタ方
法による割り込みによる制御が可卵となり、ソフトウェ
アの負荷ｈ；なくなり高速の割り送入制御が行なえる。
第１図＃−ｔ＊発明の割り送入制御回路の実施例示す図
である、 第２図は割り込みアクノ１１ヴジサイクルのタイミング
チャートである。（ハ）＞ｈ’ ８０８０ 、 ８０８
５モードの場合６ （６）＃ｔ ８０８６． ８０８８
モードの場合。（ｃ＋ Ｉ′ｌ： ｚ８０の場合を示す
タイムチャートである。 第３図ＦｉＺ８０の割り込みベクタの生成動作を示す図
である。 準４１ｇ１け割り送入制御回路を示す図である。 ｗＸｓ図は本発明の割り込み制御回路のタイミングチャ
ートである。 １ ・譬・８ｊ・ ＣＰＵ ３・・・・・・割り送入制御回路 ２・・・・・・周辺デバイス ６・・・・・・ベクタモデファイヤ 以 上 出［人 セイコーセプノン株式会社 ｌＮＴ （ａ＞ ｌＮＴ 邊 第３図
である、 第２図は割り込みアクノ１１ヴジサイクルのタイミング
チャートである。（ハ）＞ｈ’ ８０８０ 、 ８０８
５モードの場合６ （６）＃ｔ ８０８６． ８０８８
モードの場合。（ｃ＋ Ｉ′ｌ： ｚ８０の場合を示す
タイムチャートである。 第３図ＦｉＺ８０の割り込みベクタの生成動作を示す図
である。 準４１ｇ１け割り送入制御回路を示す図である。 ｗＸｓ図は本発明の割り込み制御回路のタイミングチャ
ートである。 １ ・譬・８ｊ・ ＣＰＵ ３・・・・・・割り送入制御回路 ２・・・・・・周辺デバイス ６・・・・・・ベクタモデファイヤ 以 上 出［人 セイコーセプノン株式会社 ｌＮＴ （ａ＞ ｌＮＴ 邊 第３図
Claims (1)
- ＣＰＵと周辺デバイス装置間で割り込みによる制御を行
なう装置において、前記ＣＰＵが前記周辺デバイス装置
よりの割り込み要求を認知すると前記ＣＰＵにウェイト
信号を出力すると共に前記周辺デバイス装置に割り込み
許可信号を出力する回路と、該割り込み許可信号の出力
に応じて割り込みベクタを生成するベクタ生成回路とよ
り構成されることを特徴とする割り込み制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5612886A JPS62212758A (ja) | 1986-03-14 | 1986-03-14 | 割り込み制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5612886A JPS62212758A (ja) | 1986-03-14 | 1986-03-14 | 割り込み制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62212758A true JPS62212758A (ja) | 1987-09-18 |
Family
ID=13018436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5612886A Pending JPS62212758A (ja) | 1986-03-14 | 1986-03-14 | 割り込み制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62212758A (ja) |
-
1986
- 1986-03-14 JP JP5612886A patent/JPS62212758A/ja active Pending
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