JPS62211930A - 基板導体層への突起製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体素子などの電子部品素子の電極と外部
基板との電気的接続を得るために使用する基板への電気
的接続用突起の製造方法に関する。

〔従来の技術〕

従来、たとえばテープキャリア基板のインチルリードへ
の電気的接続用突起の製造方法としては、特開昭５９−
１７９８１の様に、第２図に示す如く、 ａ）導体層２０表面に保−レシスト７１を塗布する工程
と ｂ）導体層２の裏面にフォトレジスト５塗布、露光、現
像、ハーフエツチングからなる突起６全形成する工程と Ｃ）導体層２の表・裏面の保護レジスト７１とフォトレ
ジスト６を剥離する工程と ｄ）　　４体層２の表面にフオトレジス）３１ｍ布、露
光、現像からなるパターニングする工程とθ）４体層２
の裏面に保温レジスト７２を塗布する工程と ｆ）　　ｉｔ１体層２の表面全エツチングしてインナー
リード８を含む回路パターン全形成する工程とｇ）導体
層２の表・裏面のフォトレジスト３１と保護レジスト７
２全剥離する工程によル、インナーリード８の表面に突
起６を製造していた。

〔発明が解決しようとする問題点〕

しかし、前述の従米技術では、導体層２の表・裏面の露
光音別々に行なうため、露光の際の基板　、の位置決め
誤差により、インナーリード８の所定の位置に突起６を
形成することが容易でない。殊にテープキャリア基板の
ように露光を自動的に連続して行なう場合には初期的に
表裏パターンの位置合せをすることはできても、それ以
降の一つ一つの基＆について位置合せをすることは不可
能であり、露光機の基板位置決め精度や、基準穴となる
スプロケットホール５の変形等によっては、突起の欠落
や半導体素子を極との位１ｈずれによる接合不良の原因
となる。更に従米技術では、導体ｊ−２をハーフエツチ
ングし、強度的に弱くなった状態でフォトレジスト塗布
、露光、現像等の工程を通すため導体層が変形しやすく
、その結果フォトレジストのクラックによる断線等で良
好なパターン形成が安定してできないという問題がある
。

そこで本発明はこのような問題点を解決す□るもので、
その目的はリードと突起との位置ずれ金なくし、また工
程全短縮することによって導体層へのダメージを軽減し
、良好なパターン形成を安定的に可能とする基板導体層
への突起製造方法を提供することにある。

〔問題点を解決するための手段〕

本発明は％電子部品素子の入る開孔部を有する樹脂材で
構成された絶縁ノーと前記開孔部を覆うように前記絶縁
層上に被着された銅等の金属箔からなる導体層とを具備
して電子部品素子と外部基板との電気的接続を行なう基
板における前記導体層の前配電子部品素子のｍｔａと接
続される部分への突起製造方法として ａ）前記導体層の両面にフォトレジストを塗布する工程
と ｂ）前記導体層の両面のフォトレジストヲ同時語元、現
像からなるパターニングする工程とＣ）前記導体層を両
面からハーフエツチングする工程と　　　　　　　　　
　′ ｄ）前記導体層の裏面に保護レジストを塗布する工程と ｅ）前記導体層を表面からエツチングする工程と ｆ）前記フォトレジストと前記保護レジストヲ剥離する
工程を有することを特徴とする。

〔実施例〕

以下、本発明について、実施例に基づき詳細に説明する
。

第１図は本発明の一実施例であｐ％テープキャリア基板
のインナーリードに電気的接続用突起を形成する工程順
を示す図である。まずａ図は絶縁層１に張り付けられた
導体１ｍ　２の両面にフォトレジスト３を塗布する工程
である。ここで絶縁層１は厚さ２５μｍ〜１２５μｍの
ポリイミドやガラエボ等のフレキシブルチーブで、半導
体素子等の電子部品素子の入るデバイスホール４と、位
置決めや搬送に用いるスプロケットホール５お工びその
他Ｎ路に必要な穴抜きがされている。導体Ｊｍ　２は通
常厚さ３５μｍ〜７０μｍの銅箔で、その裏面は絶縁層
１との密着性をあげるため表面粗度１０μｍ程度の凹凸
を有するよう処理されている。

この凹凸は、後工程で形成される突起表面に残留し、半
導体素子のＡｌｔ極との接合においてｋｌ酸化膜を突き
破り接合強度を増加する効果を有しているため、初期的
な表面粗度を保持することが重要である。従って導体層
２の裏面のフォトレジスト厚みは、後述のノ・−フエツ
チングの際に凸部がエツチングされないよう、かつ厚す
ぎて不均一とならないような厚さにすることが必要で、
１．５μｍ〜４μｍが適正である。−刃表面のフォトレ
ジスト厚みは通常１μｍ〜６μｍで、その塗布方法とし
ては表裏ともロールコータ−やスプレーを用いる。

欠ｉｃｂ図のように、導体層２の表面には第６図のよう
なフォトマスクを用いてインナーリード金倉む回路パタ
ーンを、裏面には第４図のようなフォトマスク金柑いて
突起パターンを、互いに所定の位置に来るようＶＣ調整
された両面露光装＃に工り同時露光して焼きつけ、次い
で専用の現像液上用いてスプレーもしくはディッピング
に工り、両面同時に現像テる。ここで第５図のフォトマ
スクは、インナーリードを含む回路パターンが後工程で
電気メッキが可ＮＱ’ｌｘように全て導通するよう設計
されている。また突起パターンを焼きつけるフォトマス
クとしては、第４図のようにインナーリードに対応して
個別に突起パターンを設けたもののほかに、第５図のよ
うに一部もしくは全ての突起をつなげたものを用いるこ
とも可能である。さらに現像において同時に両面を適正
現塚状態とするためその調節′（ｒ−露光量にて行ない
、両面のフォトレジスト厚みが等しい場合は表面粗度が
大きく現像されにくい裏面は表面に比較して１．５〜２
．５倍の露光量とするのが良い。

次に０図のように、導体層２０両面を塩化第２鉄などの
エツチング液のスプレーにより）・−フエツチングする
。ここで導体層２の裏面の突起乙の高さは用いる導体層
の厚みによっても異なるが、通常３５μｍ銅箔の場合は
半導体素子のエツジショートの防止及びインナーリード
強度の確保の為５μｍ〜２０μｍとする。さらにノ）−
７工ツチ部の角に応力が集中して切断しやすくなるのを
防ぐ為、第６図のように７１−フェッチ部の角に太きｌ
アールがつくようスプレー圧を低くしてサイドエッチを
大きくする。通常、比重３　Ｕ　Ｂｅ’〜６ＯＢθ′。

液温２５℃〜４０℃の塩化第２鉄液でスプレー圧０、５
　ｋ、ｆｙｃｒｒＦ　Ｊａ下でハーフエツチング全行な
っているが、突起６の高さが用いる導体１ｍ　２の厚み
の７２未満であれば、ディッピングによるノ・−フェッ
チも可能である。尚インナリード強度の確保の為には裏
面への突起パターン焼きつけ用のフォトマスクを工夫す
ることにより、第７図のようにノ・−フェッチ量全連続
的に変えることも第８図のようにハーフエツチング部を
極力短かくすることも可能である。−万導体層２０表面
のハーフエツチングは、裏面のハーフエツチングの際の
エツチング液の回り込みによる不均一エツチングを防止
する為に、裏面同様エツチング液をスプレーする。

このときのハーフエツチング前は両面からエツチングさ
れる部分が貫通しない程Ｉｆにとどまるようスプレー圧
等により調節する。

次にｄ図のように、導体／ｍ　２の裏面にａ図で用いた
フォトレジストと同じ剥離液で剥離可能なエツチングレ
ジストやフォトレジスト等の保護レジスト７をロールコ
ータ−やスプレー等により塗布する。

次Ｋｅ図のように、導体ＮｌＩ２の表側よりエツチング
液スプレーにより、０図の工程でエツチングされずに残
っていた不要な導体層をエツチングして、インナーリー
ド８を含む回路パターン全形成する。

次にｆ図のようにフォトレジスト５と保護レジスト７を
専用剥離液を用いて剥離することにより電気的接続用突
起乙のついたインナーリード８を不するテープキャリア
基板が完成する。通常この後は図示しないメッキの工程
によりニッケルメッキを０μｍ〜３μｍ、その上に金メ
ッキ全０．５μｍ〜２μｍつけ、半導体素子の電極との
間で位置出しをして熱圧着することにより電気的接続が
できる。第９図は本発明によるテープキャリア基板１０
と半導体素子１１との実装構造を示す図であり、１２は
樹脂封止剤である。

以上の説明はテープキャリア基板を例にしたがテープキ
ャリア基板に限らず、電子部品素子を接合するためのイ
ンナーリードを有するあらゆるプリント基板に応用する
ことが可能である。

〔発明の効果〕

上述の如く本発明の製造工程によれば、導体層の表面と
裏面のインナーリードおよび突起のパターンを両面露光
機によ！ｌｌｌｌ四節きつけることに−１０〜 より、初期的に両面のパターンの位置合せ全しておけば
、その後相対的な位置ずれが生ずることはないため、露
光機の基板位置決め８度や、基板自体の位置決め穴精度
に影響されることなく、常にインナーリードの所定の位
１ｔＶｃ突起を形成することができ、その結果電子部品
累子の電極と突起との位置合せが容易となり、安定的な
接続が可能となる。

さらに従来法に比べ大幅に工程が短縮され、特に導体層
のハーフエツチング後は裏面への保護レジスト塗布だけ
で最終のエツチングを行なうため、導体層の変形もなく
、またそのためフォトレジストにクラックの入ることも
ないため、良好かつ安定的なパターン形成が可能となる
。

１だ工程の短縮により、製造コストの低減が可能となる
。

【図面の簡単な説明】

第１図（ａ）〜（ｆ）は本発明の実施例であるテープキ
ャリア基板への電気的接続用突起の製造方法を示す工程
図、第２図（ａ）〜（ｇＪは従来のテープキャリア基板
への電気的接続用突起の製造方ｇ＋示す工程図、第６図
・第４図・第５図は本発明の実施例で用いるフォトマス
クの平面図、第６図・第７図・第８図は本発明の実施例
におけるインナーリード形状を示す断面図、第９図は本
発明の実施例におけるテープキャリア基板を用いた半導
体素子との冥装構造を示す断面図である。 １・・・絶縁層、２・・・導体層、３・６１・・・フォ
トレジスト、４・・・ディバイスホール、５・・・スプ
ロケットホール、６・・・突起、７・７１・７２・・・
保護レジスト、８・・・インナーリード、１０・・・テ
ープキャリア基板、１１・・・半導体素子、１２・・・
樹脂封止削具　　　上 Ｌ＋、扉良人　セイコーエプソン株式会Ｆ）４い」４．
に−イφ丁里−１，ｆ４．」ニー＜ｓ。 （慣１久１） 箔　乙　閣 惰　ｑ　図 第　３　霞

Claims (1)

1. 【特許請求の範囲】 電子部品素子の入る開孔部を有する樹脂材で構成された
   絶縁層と前記開孔部を覆うように前記絶縁層上に被着さ
   れた銅等の金属箔からなる導体層とを具備して電子部品
   素子と外部基板との電気的接続を行なう基板における前
   記導体層の前記電子部品素子の電極と接続される部分へ
   の突起製造方法として、 ａ）前記導体層の両面にフォトレジストを塗布する工程
   と、 ｂ）前記導体層の両面のフォトレジストを同時露光、現
   像からなるパターニングする工程と ｃ）前記導体層を両面からハーフエッチングする工程と ｄ）前記導体層の裏面に保護レジストを塗布する工程と ｅ）前記導体層を表面からエッチングする工程と ｆ）前記フォトレジストと前記保護レジストを剥離する
   工程を有することを特徴とする基板導体層への突起製造
   方法。