JPS62200918A

JPS62200918A - Ｂｃｄ／バイナリ変換回路

Info

Publication number: JPS62200918A
Application number: JP4349986A
Authority: JP
Inventors: Haruhiko Kimura; 木村　治彦
Original assignee: Hioki Denki KK; Hioki EE Corp
Current assignee: Hioki EE Corp
Priority date: 1986-02-28
Filing date: 1986-02-28
Publication date: 1987-09-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［利用分野］この発明は、ＢＣＤ信号をバイナリ信号に変換するＢＣ
Ｄ／バイナリ変換回路に関するものである。

［発明の技術的背景］ディジタル計測器あるいはディジタル制御回路を有する
装置においては、その動作を所望の状態に制御するため
の基準値などをバイナリ信号で設定するようなことがし
ばしば行われる０例えばモータを有する装置において、
その回転スピードをバイナリ信号で制御するというよう
なことはその一例である。この場合、その回転スピード
を例えば毎分９００回転で精度０．１％に設定しようと
すると、制御用のバイナリ信号は１１１００００１００
となり、全部で１０ビツトを必要とする。

しかしながら、このようにビット数の多いバイナリ信号
を直接判断して設定することは困難であるから、通常は
４ビツト３桁のディジタルエンコーダなどにより９００
を設定し、そのＢＣＤ出力（ｆｏｏｌ、００００，００
００）を変換回路などによりバイナリ信号に変換するよ
うにしている。

第４図には、はん用のＢＣＤ／バイナリ変換器を使用し
た例が示されているが、例えばエンコーダ１０に１０進
数の基準値が設定されると、その並列ｌ３ＣＤ信号はＢ
ＣＤ／バイナリ変換器１１によりバイナリ信号となって
出力される。しかし、現在素子として入手可能なりＣＤ
／バイナリ変換器１１は、ＢＣＤ信号の入力ビツト数が
６になっているため、エンコーダ１０に設定できる最大
の１０進数は３９　（１１１００１）までである。設定
数がこの範囲であれば変換器も１個で済むが、上記のよ
うに３桁の１０進数９００を設定しようとすると、例え
ば６個の変換器を用意してその入出力側を直並列に接続
する必要があり、変換スピードが遅くなるとともに構成
が極めて複雑化する。

第５図にはマイクロコンピュータを利用した他の例が示
されている。すなわち、エンコーダ１０から出力された
並列ＢＣＤ信号は例えばＩ１０ボート１２に入力され、
その下位ビットから順にマイクロコンピュータ１３へ転
送されるようになっている。

このＢＣＤ信号は、上記マイクロコンピュータ１３にお
いて例えばそのソフトウェアによりバイナリ信号に変換
され、工１０ポート１４を介して並列的に出力されるよ
うになっている。

この例においては、ビット数が多くなっても使用する素
子の数はそれほど増えず、ソフトウェアによって処理す
るので応用範囲が広い、しかし、応用範囲の拡大に伴っ
てソフトフェアの開発経費が増加する。また、マイクロ
コンピュータをＢＣＤ／バイナリ変換にのみ使用するこ
とは不経済であり、いずれにしても好ましくない。

［発明の目的コこの発明は上記の点に鑑みなされたもので、その目的は
、マイクロコンピュータを使用しないでＢＣＤ信号をバ
イナリ信号に高速変換する比較的簡単な構成のＢＣＤ／
バイナリ変換回路を実現することにある。

［実　施　例］以下、この発明を添付図面に示されている実施例により
詳細に説明する。

第１図を参照すると、とのＢＣＤ／バイナリ変換回路は
、例えば３つの８ビットＲＯＭ１ないし３と１６ビツト
の加算器４とを備えてなり、エンコーダ５から送出され
るＢＣＤ信号は、このＲＯＭＩないし３と加算器４によ
りバイナリ信号に変換されるようになっている。

この実施例においては、上記エンコーダ５に例えば５桁
の１０進数が設定できるものが用いられ。

それに応じてＲＯＭも３個使用された場合が示されてい
るが、設定される１０進数の桁数によってＲＯＭの個数
が変わることは言うまでもない。

次に、各部を説明すると、エンコーダ５は例えば図示の
ように５個のユニット５人ないし５Ｅからなり、ユニッ
ト５Ａは１桁用、ユニット５Ｂは２桁用、と順に５桁ま
での１０進数が設定できるようにされている。この場合
、ユニット５Ａと５Ｂから送出される１桁と２桁の各４
ビツトのＢＣＤ信号は、番地信号として上記下位のＲＯ
ＭＩに加えられ、ユニット５Ｃ及び５Ｄから送出される
３桁と４桁の各４ビツトのＢＣＤ信号と、ユニット５Ｅ
から送出される５桁の３ビットＢＣＤ信号とは、同様に
番地信号として上記上位のＲＯＭ２とＲＯＭ３とへそれ
ぞれ並列的に加えられるようになっている。二のユニッ
ト５ＥからのＢＣＤ信号が３ビツトになっているのは、
設定される１０進数の最大値を便宜上例えば６５５３５
　（ＦＦＦＦ）としたため、最高術の６を設定するには
３ビツトで足りるからである。このようにして、エンコ
ーダ５からのＢＣＤ信号がＲＯＭ１ないし３に加えられ
ると、ＲＯＭ内の各番地に書き込まれているデータが加
算器４へ出力さるようになっている。

したがって、この実施例においては、ＲＯＭＩにはＯか
ら９９までのデータが書き込まれ、ＲＯＭ２とＲＯＭ３
には１００から６５５００まで１００単位でデータが書
き込まれるようになっていることは、上記の説明から容
易にわかる。

ここで、上記エンコーダ５から送出されるＢＣＤ信号、
つまり番地信号と、それに対応するＲＯＭＩないし３の
各番地に書き込まれているデータとの関係の一例を第２
図により説明する。同図の左端には、エンコーダ５に設
定するＯから６５５３５のまでの１０進数が示されてい
る。この１０進数に対してエンコーダ５からは図示のよ
うなりＣＤ信号が送出され、上記したように番、他信号
としてＲＯＭ１ないし３に加えられる。

この場合、各ＲＯＭ内の番地表記には通常１６進数が用
いられるから、１０進数の設定値が０から９までの間は
ＲＯＭ１の番地もそれと同じようにＯから９となるが、
１０進数の設定値が１０から１５までに対してはＡ、・
・・・・・、Ｆとなる。以下、順に１６進数による番地
表記がなされ１例えば１０進数で１２が設定されると、
ＢＣＤコードによる番地信号（０００１，００１０）が
送出される。

（ただし、繁雑を避けるため、３桁以上の１１ビツトの
Ｏは記載を省略、）この番地信号はＲＯＭ１のＣ番地に
加えられ、書き込まれている７ビツトのバイナリデータ
（０００１１００）が出力される。このＲＯＭ１に書き
込まれているデータは上記したようにＯから９９までで
あり、そのためビット数は７で足りている。

１０進数の設定値が９９を超えて３桁以上になると、３
桁以上のデータは上位のＲＯＭ２とＲＯＭ３から出力さ
れ、９９以下のデータは上記同様に下位のＲＯＭ１から
出力されるようになっている。これらの出力データは例
えば加算器４によって加え合わされ、１６ビツトのバイ
ナリ信号に変換される。この場合、上記上位のＲＯＭ２
とＲＯＭ３は、２つ合わせて大容量のＲＯＭ１個として
の機能を果たすようにされている１例えば、エンコーダ
５に１０進数で５９９９が設定された場合を例にとると
（第２図皐印参照）、ＢＣＤコードによるＲＯＭへ、の
番地信号（００００，０１０１゜１００１．１００１．
１００１）が出力される。

このうち、３桁以上の数０５９００を表す番地信号（０
０００，０１０１，１００１）　は、ＲＯＭ２とＲＯＭ
３からなる上位ＲＯＭの対応番地１７０Ｃに加えられ、
２桁以下の数９９を表す番地信号（１００１，１００１
）は、下位のＲＯＭ１の対応番地６３に加えられる。こ
れにより、下位のＲＯＭ１からは９９に対応する７ビツ
トのバイナリ信号（１１０００１１）が出力され、上位
Ｒ○Ｍ２，３からは５９００に対応する１６ビツトのバ
イナリ信号（０００１０１１１００００１１００）が出
力される。この２つの信号は加算器４において加え合わ
され、その加算値は５９９９を表す１７６Ｆ、すなわち
、１６ビツトのバイナリ信号（０００１０１１１０１１
０１１１１）となる。

再び第１図を参照すると、上記加算器４の入力側には、
２組の１６ビツト信号を加算するため、それぞれ２つの
入力端ＸとＹを有する１６個の入力部が備えられている
。この入力部の０番ないし６番、の各一方の入力端Ｘに
は１例えば上記ＲＯＭ１のビットＯからビット６までの
信号が順に加えられ、７番から１５番までの入力端Ｘに
はそれぞれ接地電位が加えられるようになってい机また
。

入力部０番ないし７番の他方の各入力端Ｙには。

例えば上記ＲＯＭ２のビットＯからビット７までの信号
が順に加えられ、８番ないし１５番の各入力端Ｙには、
例えば上記ＲＯＭ３のビットＯからビット７までの信号
が順に加えられるようにされている。

なお、第３図には、上記ＲＯＭ１ないし３から加算器４
に加えられる信号データと、この加算器４から出力され
る信号データとの関係が示されている。同図の例には、
上記した１０進数の設定値５９９９の場合のデータが引
用されており、理解しやすいのでその説明は省略する。

この実施例においては、エンコーダ５に設定される１０
進数の１桁と２桁の数に対応するデータがＲＯＭ１に書
き込まれ、３桁以上の数に対応するデータはＲＯＭ２．
３に書き込まれるようにした場合が示されているが、Ｒ
ＯＭへの書き込みデータを必ずしもこのように割り当て
る必要はない。

例えば設定１０進数の３桁までに対応するデータをＲＯ
ＭＩ、２に書き込み、４桁以上の数に対応するデータを
ＲＯＭ３に書き込むようにすることもできる。また、Ｒ
ＯＭの数が設定１０進数の大きさによって変わることは
既に述べたとおりである。

なお、設定１０進数が９９までであってＲＯＭが１個で
足りる場合には、加算器が不要となることは当然である
。この場合には、加算器の代わりに適宜の出力バッファ
を設ければよい。

［発明の効果］以上、詳細に説明したように、この発明によるＢＣＤ／
バイナリ変換回路は、例えば１０進数の１桁ないし２桁
の数に対応するデータがＢＣＤ信号によって指定される
番地にあらかじめ書き込まれている下位のＲＯＭと、１
０進数の３桁以上の数、すなわち、１００Ｘｎ　（ｎ＝
１．２．−−・−）に対応するデータが、同様にＢＣＤ
信号によって指定される番地にあらかじめ書き込まれて
いる上位のＲＯＭと、これらのＲＯＭから送出される上
記データを所定のビット組合せで加算し、並列のバイナ
リ信号を出力する加算器とを備えている。

したがって、この発明によれば、マイクロコンピュータ
やその周辺回路などは必要とせず、構成が簡単で低価格
のＢＣＤ／バイナリ変換回路を実現することができる。

更に、信号データの処理がすべて並列的に行われるため
極めて高速である。

なお、上記ＲＯＭと加算器をコンパクトなケース内に収
容すれば、はん用性の高いＢＣＤ／バイナリ変換器とし
て各種の測定系や制御系に利用可能である。

【図面の簡単な説明】

第１図ないし第３図は、いずれもこの発明によるＢＣＤ
／バイナリ変換回路の実施例に係り、第１図はそのブロ
ック線図、第２図はＢＣＤ信号によって指定されるＲＯ
Ｍの番地と番地内に書き込まれているデータ、及びその
加算データの説明図、第３図は加算用入力データの組合
せ説明図、第４図と第５図は従来回路のブロック線図で
ある。図中、工ないし３はＲＯＭ、４は加算器、５はエンコー
ダである。

Claims

【特許請求の範囲】所望とする被設定１０進数から得られるＢＣＤ信号にて
指定される番地に、上記被設定１０進数に対応するバイ
ナリデータがあらかじめ書き込まれている複数のＲＯＭ
と、該ＲＯＭから送出されるバイナリデータを所定のビット
組合せで加算し、並列のバイナリ信号として出力する加
算器とを備えていることを特徴とするＢＣＤ／バイナリ
変換回路。