JPS62199048A - 試験回路付大規模集積回路 - Google Patents
試験回路付大規模集積回路Info
- Publication number
- JPS62199048A JPS62199048A JP4311286A JP4311286A JPS62199048A JP S62199048 A JPS62199048 A JP S62199048A JP 4311286 A JP4311286 A JP 4311286A JP 4311286 A JP4311286 A JP 4311286A JP S62199048 A JPS62199048 A JP S62199048A
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- Japan
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- test
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- signal
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- Pending
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- 238000012360 testing method Methods 0.000 title claims abstract description 110
- 238000006243 chemical reaction Methods 0.000 claims description 29
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000010998 test method Methods 0.000 description 2
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、大規模集積回路（以下、ＬＳＩと称する）に
関し、特にその試験回路に関する。
関し、特にその試験回路に関する。
現在、ＬＳＩ技術の進歩により、数多くのＬＳＩが開発
されてきた。このなかには、大規模なもの、回路構成が
複雑なもの、アナログ回路、ディジタル回路が混在する
ものがある。これらのＬＳＩは、すべての回路を試験し
ようとすると、試験方法が複雑になったり、試験時間が
長くなったりして試験自体が非常に困難となってくるの
で、これらのＬＳＩの評価および検査等を少しでも簡易
化するためにＬＳＩ内部に試験回路を有するものが多い
。
されてきた。このなかには、大規模なもの、回路構成が
複雑なもの、アナログ回路、ディジタル回路が混在する
ものがある。これらのＬＳＩは、すべての回路を試験し
ようとすると、試験方法が複雑になったり、試験時間が
長くなったりして試験自体が非常に困難となってくるの
で、これらのＬＳＩの評価および検査等を少しでも簡易
化するためにＬＳＩ内部に試験回路を有するものが多い
。
従来の試験方法は、スキャンパス法など、−通りの試験
ですべての回路の試験を行うもので、ＬＳＩの規模が大
きいと試験規模が大きくなり、試験時間も長くなり、試
験用入出力情報を作成するのも困難を極め試験自体が難
しいという欠点があり、また、アナログおよびディジタ
ル回路が混在するＬＳＩでは、ディジタル部から出力さ
れるアナログ部制御信号やアナログ部から出力されるデ
ィジタル信号など、直接ＬＳＩの外部端子に出力されな
い信号が多いために、直接試験ができない回路ブロック
が存在するという欠点があり、さらに、ＬＳＩに高度な
試験機能を持たせた場合、制御が複雑となり制御用信号
が数多く必要となって試験専用外部端子が必要となって
くるが、ＬＳＩはパンケージの都合上、ピン数を極力少
なくする必要があるため、実際には数多くの試験専用外
部端子を設けることが難しいという欠点もある。
ですべての回路の試験を行うもので、ＬＳＩの規模が大
きいと試験規模が大きくなり、試験時間も長くなり、試
験用入出力情報を作成するのも困難を極め試験自体が難
しいという欠点があり、また、アナログおよびディジタ
ル回路が混在するＬＳＩでは、ディジタル部から出力さ
れるアナログ部制御信号やアナログ部から出力されるデ
ィジタル信号など、直接ＬＳＩの外部端子に出力されな
い信号が多いために、直接試験ができない回路ブロック
が存在するという欠点があり、さらに、ＬＳＩに高度な
試験機能を持たせた場合、制御が複雑となり制御用信号
が数多く必要となって試験専用外部端子が必要となって
くるが、ＬＳＩはパンケージの都合上、ピン数を極力少
なくする必要があるため、実際には数多くの試験専用外
部端子を設けることが難しいという欠点もある。
本発明のＬＳＩは、試験用入力信号端子と、試験用入力
信号端子から入力された試験用直列入力信号を並列信号
に変換する第１の直並列変換回路と、試験モード選択用
入力信号端子と、試験モード選択用入力信号端子から入
力された試験モード選択用直列入力信号を並列信号に変
換する第２の直並列変換回路と、通常動作時には各回路
ブロック相互間を接続し、試験モードが設定されたとき
は第２の直並列変換回路からの試験モード選択用並列入
力信号を受けて、その信号により指定された被試験回路
ブロックに第１の直並列変換回路の並列信号を出力する
第１の選択回路と、試験モードが設定されたとき第２の
直並列変換回路より入力された試験モード選択用並列入
力信号を受けて、その信号により指定された被試験回路
ブロックの試験結果である試験用並列出力信号を出力す
る第２の選択回路と、試験用出力信号端子と、第２の選
択回路から出力された試験用並列出力信号を直列信号に
変換して試験用出力信号端子に出力する並直列変換回路
とを有している。
信号端子から入力された試験用直列入力信号を並列信号
に変換する第１の直並列変換回路と、試験モード選択用
入力信号端子と、試験モード選択用入力信号端子から入
力された試験モード選択用直列入力信号を並列信号に変
換する第２の直並列変換回路と、通常動作時には各回路
ブロック相互間を接続し、試験モードが設定されたとき
は第２の直並列変換回路からの試験モード選択用並列入
力信号を受けて、その信号により指定された被試験回路
ブロックに第１の直並列変換回路の並列信号を出力する
第１の選択回路と、試験モードが設定されたとき第２の
直並列変換回路より入力された試験モード選択用並列入
力信号を受けて、その信号により指定された被試験回路
ブロックの試験結果である試験用並列出力信号を出力す
る第２の選択回路と、試験用出力信号端子と、第２の選
択回路から出力された試験用並列出力信号を直列信号に
変換して試験用出力信号端子に出力する並直列変換回路
とを有している。
したがって、複数の試験経路を分離・独立させて被試験
回路ブロックを個別に試験することができ、試験専用外
部端子を通して被試験経路に対して同時に複数の試験用
入出力信号を扱うことができる。
回路ブロックを個別に試験することができ、試験専用外
部端子を通して被試験経路に対して同時に複数の試験用
入出力信号を扱うことができる。
本発明の実施例について図面を参照して説明する。
第１図は、本発明のＬＳＩＩの一実施例を示す回路図で
ある。二点鎖線１はＬＳＩの内部と外部とを分ける線で
、線の右側がＬＳＩの内部である。
ある。二点鎖線１はＬＳＩの内部と外部とを分ける線で
、線の右側がＬＳＩの内部である。
本実施例のＬＳＩは５個の回路ブロック２１゜２２ 、
２３ 、２４ 、２５と試験回路１０、および試験用端
子２．３．４を有している。ただし、通常動作のための
他の端子は省略されている。試験回路ｌＯは直並列変換
回路Ｉｆ 、 １２と並直列変換回路１３および選択回
路１４．１５からなる。直並列変換回路１１は、試験用
入力信号端子２からｎ、ビットの試験用直列入力信号を
入力して並列信号に変換する。直並列変換回路１２は、
試験モード選択用入力信号端子３からｎ２ ビットの試
験モード選択用直列入力信号を入力して並列信号に変換
する。選択回路１４は、通常動作時には各回路ブロック
２１ 、２２ 、２３相互間を接続しているが、試験時
には直並列変換回路１２より入力された試験モード選択
用入力信号を受けて、該信号が示す被試験回路ブロック
の入力側を直並列変換回路ｌｌ側に切換接続する。選択
回路１５は、試験時に前記試験モード選択用入力信号を
受け、該信号が示す被試験回路ブロックの出力側を並直
列変換回路１３側に接続する。並直列変換回路１３は入
力されたｎ３ビ・ノドの試験用並列出力信号（試験結果
）を直列に変換して試験用出力信号端子４から外部に出
力°する。なお、各変換回路１１゜１２．１３は試験を
行うブロックに信号を必要な周期で入出力するためのレ
ジスタ部を有している。
２３ 、２４ 、２５と試験回路１０、および試験用端
子２．３．４を有している。ただし、通常動作のための
他の端子は省略されている。試験回路ｌＯは直並列変換
回路Ｉｆ 、 １２と並直列変換回路１３および選択回
路１４．１５からなる。直並列変換回路１１は、試験用
入力信号端子２からｎ、ビットの試験用直列入力信号を
入力して並列信号に変換する。直並列変換回路１２は、
試験モード選択用入力信号端子３からｎ２ ビットの試
験モード選択用直列入力信号を入力して並列信号に変換
する。選択回路１４は、通常動作時には各回路ブロック
２１ 、２２ 、２３相互間を接続しているが、試験時
には直並列変換回路１２より入力された試験モード選択
用入力信号を受けて、該信号が示す被試験回路ブロック
の入力側を直並列変換回路ｌｌ側に切換接続する。選択
回路１５は、試験時に前記試験モード選択用入力信号を
受け、該信号が示す被試験回路ブロックの出力側を並直
列変換回路１３側に接続する。並直列変換回路１３は入
力されたｎ３ビ・ノドの試験用並列出力信号（試験結果
）を直列に変換して試験用出力信号端子４から外部に出
力°する。なお、各変換回路１１゜１２．１３は試験を
行うブロックに信号を必要な周期で入出力するためのレ
ジスタ部を有している。
次に、本実施例の動作を回路ブロック２３を試験する場
合を例にとって説明する。
合を例にとって説明する。
まず、試験モード選択用入力信号端子３より回路ブロッ
ク２３の試験に応じた試験モード選択用直列入力信号を
入力する。該信号は直並列変換回路１２でｎ２ ビ・ン
トの並列信号に変換されて選択回路１４．１５に入力す
る。その信号により、選択回路１４は回路ブロック２３
の入力信号＆ＩＢ１ 、８２を回路ブロック２１の信号
線？＋、回路回路ブロックの信号線８１から、直並列変
換回路１１からのｎ１本の信号線のうち信号１１ｉ１３
１，３２に切換接続し、出力信号線９１゜８３をしゃ断
する。一方、選択回路１５は回路ブロック２３の出力側
信号ｖｉ９１ 、９２ 、９３を該試験モード選択用入
力信号にしたがう信号線５１ 、５２ 、５３に接続す
る。以」二の選択回路１４．１５による接続切換動作に
より、回路ブロック２３が他の回路ブロック２１゜２２
から独立して外部からの単独試験が可能な試験経路が完
成したこととなる。
ク２３の試験に応じた試験モード選択用直列入力信号を
入力する。該信号は直並列変換回路１２でｎ２ ビ・ン
トの並列信号に変換されて選択回路１４．１５に入力す
る。その信号により、選択回路１４は回路ブロック２３
の入力信号＆ＩＢ１ 、８２を回路ブロック２１の信号
線？＋、回路回路ブロックの信号線８１から、直並列変
換回路１１からのｎ１本の信号線のうち信号１１ｉ１３
１，３２に切換接続し、出力信号線９１゜８３をしゃ断
する。一方、選択回路１５は回路ブロック２３の出力側
信号ｖｉ９１ 、９２ 、９３を該試験モード選択用入
力信号にしたがう信号線５１ 、５２ 、５３に接続す
る。以」二の選択回路１４．１５による接続切換動作に
より、回路ブロック２３が他の回路ブロック２１゜２２
から独立して外部からの単独試験が可能な試験経路が完
成したこととなる。
次に試験用入力信号端子２から試験用直列入力信号が入
力され、前述した経路、すなわち直並列変換回路１１、
信号線３１ 、３２．選択回路１４、信号線８１．６２
を経て回路ブロック２３に入力されて回路ブロック２３
が試験される。回路ブロック２３の試験用出力（試験結
果）は信号線旧、 ９２ 、９３．選択回路１５、信号
線５１ 、５２ 、５３を経て、並直夕１変換回路１３
で直列に変換されて試験用出力信号端子４から外部へ出
力され、試験者はこれをモニターすることができる。他
の回路ブロック２１ 、２２も同様にして単体で試験す
ることができる。さらに、複数の試験用直列入力信号を
外部から入力することができるので、同一ブロックに対
して複数の種類の試験ができる。なお回路ブロックが多
い場合には、入力信号端子２，３．出力信号端子４．試
験回路１０を複数設けることができる。
力され、前述した経路、すなわち直並列変換回路１１、
信号線３１ 、３２．選択回路１４、信号線８１．６２
を経て回路ブロック２３に入力されて回路ブロック２３
が試験される。回路ブロック２３の試験用出力（試験結
果）は信号線旧、 ９２ 、９３．選択回路１５、信号
線５１ 、５２ 、５３を経て、並直夕１変換回路１３
で直列に変換されて試験用出力信号端子４から外部へ出
力され、試験者はこれをモニターすることができる。他
の回路ブロック２１ 、２２も同様にして単体で試験す
ることができる。さらに、複数の試験用直列入力信号を
外部から入力することができるので、同一ブロックに対
して複数の種類の試験ができる。なお回路ブロックが多
い場合には、入力信号端子２，３．出力信号端子４．試
験回路１０を複数設けることができる。
以上説明したように本発明は、ＬＳＩに内蔵された試験
回路として、試験用入力信号のための直並列変換回路お
よび選４尺回路と、試験用出力信号のための選択回路お
よび並直列変換回路と、試験モード選択用入力信号のた
めの直並列変換回路と、試験専用端子を設けて、試験時
に試験モード選択用入力信号により前記２個の選択回路
の接続を切換えて被試験用回路ブロックの試験経路を分
離独立させることにより、被試験回路ブロックに対して
正常動作時と同等の動作試験をすることができ、かつ、
一つの試験経路に対して同時に複数の試験用入出力信号
を扱うことができるという効果がある。
回路として、試験用入力信号のための直並列変換回路お
よび選４尺回路と、試験用出力信号のための選択回路お
よび並直列変換回路と、試験モード選択用入力信号のた
めの直並列変換回路と、試験専用端子を設けて、試験時
に試験モード選択用入力信号により前記２個の選択回路
の接続を切換えて被試験用回路ブロックの試験経路を分
離独立させることにより、被試験回路ブロックに対して
正常動作時と同等の動作試験をすることができ、かつ、
一つの試験経路に対して同時に複数の試験用入出力信号
を扱うことができるという効果がある。
第１図は、本発明のＬＳＩの一実施例を示す回路図であ
る。 ｌ・・・ＬＳＩの内部と外部を分ける線、２・・・試験
用入力信号端子、 ３・・・試験モード選択用入力信号端子、４・・・試験
用出力信号端子、 １０・・・試験回路、 １１．１２・・・直並列変換回路。 １３・・・並直列変換回路、 １４ 、１５・・・選択回路、 ２１〜２５・・・回路ブロック、 ３１ 、３２ 、４１ 、５１ 、５２ 、５３ 。 Ｅｌｆ 、 １３２ 、７１ 、８１ 、９１ 、９２
、９３・・・信号線。 “−一、−一′
る。 ｌ・・・ＬＳＩの内部と外部を分ける線、２・・・試験
用入力信号端子、 ３・・・試験モード選択用入力信号端子、４・・・試験
用出力信号端子、 １０・・・試験回路、 １１．１２・・・直並列変換回路。 １３・・・並直列変換回路、 １４ 、１５・・・選択回路、 ２１〜２５・・・回路ブロック、 ３１ 、３２ 、４１ 、５１ 、５２ 、５３ 。 Ｅｌｆ 、 １３２ 、７１ 、８１ 、９１ 、９２
、９３・・・信号線。 “−一、−一′
Claims (1)
- 【特許請求の範囲】 大規模集積回路において、 試験用入力信号端子と、 試験用入力信号端子から入力された試験用直列入力信号
を並列信号に変換する第１の直並列変換回路と、 試験モード選択用入力信号端子と、 試験モード選択用入力信号端子から入力された試験モー
ド選択用直列入力信号を並列信号に変換する第２の直並
列変換回路と、 通常動作時には各回路ブロック相互間を接続し、試験モ
ードが設定されたときは第２の直並列変換回路からの試
験モード選択用並列入力信号を受けて、その信号により
指定された被試験回路ブロックに第１の直並列変換回路
の並列信号を出力する第１の選択回路と、 試験モードが設定されたとき第２の直並列変換回路より
入力された試験モード選択用並列入力信号を受けて、そ
の信号により指定された被試験回路ブロックの試験結果
である試験用並列出力信号を出力する第２の選択回路と
、 試験用出力信号端子と、 第２の選択回路から出力された試験用並列出力信号を直
列信号に変換して試験用出力信号端子に出力する並直列
変換回路とを有することを特徴とする試験回路付大規模
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4311286A JPS62199048A (ja) | 1986-02-27 | 1986-02-27 | 試験回路付大規模集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4311286A JPS62199048A (ja) | 1986-02-27 | 1986-02-27 | 試験回路付大規模集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62199048A true JPS62199048A (ja) | 1987-09-02 |
Family
ID=12654744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4311286A Pending JPS62199048A (ja) | 1986-02-27 | 1986-02-27 | 試験回路付大規模集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62199048A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02181950A (ja) * | 1989-01-09 | 1990-07-16 | Matsushita Electric Ind Co Ltd | 半導体集積回路の動作モード設定方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5682466A (en) * | 1979-12-11 | 1981-07-06 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Integrated logic chip device |
-
1986
- 1986-02-27 JP JP4311286A patent/JPS62199048A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5682466A (en) * | 1979-12-11 | 1981-07-06 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Integrated logic chip device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02181950A (ja) * | 1989-01-09 | 1990-07-16 | Matsushita Electric Ind Co Ltd | 半導体集積回路の動作モード設定方式 |
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