JPS62188422A - 高速応答回路 - Google Patents
高速応答回路Info
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- JPS62188422A JPS62188422A JP61028820A JP2882086A JPS62188422A JP S62188422 A JPS62188422 A JP S62188422A JP 61028820 A JP61028820 A JP 61028820A JP 2882086 A JP2882086 A JP 2882086A JP S62188422 A JPS62188422 A JP S62188422A
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- JP
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- circuit
- input signal
- input
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- Pending
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- 229920006395 saturated elastomer Polymers 0.000 claims abstract description 5
- 230000000694 effects Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
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- Engineering & Computer Science (AREA)
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- Mathematical Physics (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、フロッピーディスクドライブ装置（以下にお
いてＦＤＤという）の如く、ディジタル信号を用いて信
号の書き込み、読み出し等を行う際に用いて有効な高速
応答回路に関する。
いてＦＤＤという）の如く、ディジタル信号を用いて信
号の書き込み、読み出し等を行う際に用いて有効な高速
応答回路に関する。
高速ディジタル処理を行う場合、ＴＴＬ回路、ＥＣＬ回
路、或いは両者の組合せ回路が使用されることが多い。
路、或いは両者の組合せ回路が使用されることが多い。
なお、上記ＴＴＬ回路、ＥＣＬ回路については、「マイ
コン用語事典Ｊ （１９８１年４月５日第５版発行、発
行所産報出版株式会社、ｐ２２およびｐ７６）に記載さ
れている。ＥＣＬ回路の概要は、トランジスタのエミッ
タを共通接続した差動増幅器を基本とするものであり、
ＴＴＬ回路の概要はトランジスタのベースを基準電位と
なし、コレクタ或いｉマエミッタの電位を変化してディ
ジタル出力を得るものである。
コン用語事典Ｊ （１９８１年４月５日第５版発行、発
行所産報出版株式会社、ｐ２２およびｐ７６）に記載さ
れている。ＥＣＬ回路の概要は、トランジスタのエミッ
タを共通接続した差動増幅器を基本とするものであり、
ＴＴＬ回路の概要はトランジスタのベースを基準電位と
なし、コレクタ或いｉマエミッタの電位を変化してディ
ジタル出力を得るものである。
本発明者は、上記ＥＣＬ回路、ＴＴＬ回路を用いた入力
回路について、応答速度を向上させることを検討した。
回路について、応答速度を向上させることを検討した。
以下は、公知とされた技術ではないが、本発明者によっ
て検討された技術であり、その概要は次のとおりである
。
て検討された技術であり、その概要は次のとおりである
。
すなわち、ディジタル信号を処理して信号の書き込み、
読み出しを行うＦＤＤでは、信号処理に遅延が生じると
データ処理が不可能になる。一方、上記ＦＤＤに対し、
記録密度が大幅に増大したＨＤＤ（ハード・ディスク・
ドライブ）が次第に市場に出まわるようになってきた。
読み出しを行うＦＤＤでは、信号処理に遅延が生じると
データ処理が不可能になる。一方、上記ＦＤＤに対し、
記録密度が大幅に増大したＨＤＤ（ハード・ディスク・
ドライブ）が次第に市場に出まわるようになってきた。
記録密度が高くなると、必然的にディジタル処理を高速
化することが要求されるが、上記ＴＴＬ回路、ＥＣＬ回
路では次に述べるような問題点を有していることが明ら
かになった。
化することが要求されるが、上記ＴＴＬ回路、ＥＣＬ回
路では次に述べるような問題点を有していることが明ら
かになった。
ＥＣＬ回路は、入力信号レベルが大のとき、飽和領域で
駆動されるので、高速応答を行うためには、非飽和領域
で駆動しなければならず、入力信号レベルが制限される
。
駆動されるので、高速応答を行うためには、非飽和領域
で駆動しなければならず、入力信号レベルが制限される
。
ＴＴＬ回路を高速応答せしめる罠は、ペース電流を犬に
する必要がある。しかし入力信号がローレベルの場合、
ベースから入力回路に流れる入力電流が大になり、消費
電力が増大する、といった問題点を有していることが本
発明の検討により明らかになった。
する必要がある。しかし入力信号がローレベルの場合、
ベースから入力回路に流れる入力電流が大になり、消費
電力が増大する、といった問題点を有していることが本
発明の検討により明らかになった。
そしてＴＴＬ回路とＥＣＬ回路とを組合せた場合、ＥＣ
Ｌ回路の入カレペルはＴＴＬレベルで決定されてしまう
ので、ＴＴＬ回路による消費電力の増大と、ＥＣＬ回路
の応答遅延とが表われてしまうことに気付いた。
Ｌ回路の入カレペルはＴＴＬレベルで決定されてしまう
ので、ＴＴＬ回路による消費電力の増大と、ＥＣＬ回路
の応答遅延とが表われてしまうことに気付いた。
本発明の目的は、消費電力が小である上に高速ディジタ
ル処理を行うことのできる高速応答回路を提供すること
にある。
ル処理を行うことのできる高速応答回路を提供すること
にある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述ならびに添付図面から明らかになるであろ
う。
明細書の記述ならびに添付図面から明らかになるであろ
う。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、入力信号のレベル変化に対応してオン・オフ
動作するトランジスタ（Ｑ、）を設け、分圧回路（Ｒ１
，Ｒ１、Ｄｓ ）とＩＪ ミッタ用ダイオード（Ｄ、
〜Ｄ４）とで構成されたリミッタ回路の出力電圧ｖＤを
リミッタ電圧（３ＶＢｇ ）と分圧電圧との間に制御し
、ＥＣＬ回路（Ｑ、、 、 Ｑ、、）Ｋ入力される電圧
レベルを非飽和領域で動作可能なレベルになすものであ
る。
動作するトランジスタ（Ｑ、）を設け、分圧回路（Ｒ１
，Ｒ１、Ｄｓ ）とＩＪ ミッタ用ダイオード（Ｄ、
〜Ｄ４）とで構成されたリミッタ回路の出力電圧ｖＤを
リミッタ電圧（３ＶＢｇ ）と分圧電圧との間に制御し
、ＥＣＬ回路（Ｑ、、 、 Ｑ、、）Ｋ入力される電圧
レベルを非飽和領域で動作可能なレベルになすものであ
る。
上記した手段によれば、消費電力が大のＴＴＬ回路を用
いることな（、ＥＣＬ回路を非飽和領域で駆動し得るの
で、消費電力が少なくしかも高速ディジタル処理を行う
、という本発明の目的を達成することができる。
いることな（、ＥＣＬ回路を非飽和領域で駆動し得るの
で、消費電力が少なくしかも高速ディジタル処理を行う
、という本発明の目的を達成することができる。
以下、第１図を参照して本発明を適用した高速応答回路
の一実施例を説明する。
の一実施例を説明する。
な２、第１図は高速応答回路の回路図を示すものである
。
。
本実施例の特徴は、低消費電力でＥＣＬ回路を高速度に
駆動するように構成したことにある。
駆動するように構成したことにある。
入力信号Ｖｉｎはディジタル信号であり、ハイレベルの
とき入力トランジスタＱ１がオン状態になる。この際、
ペース電流は１／ｈｆｅｑ、で決定される微小な電流で
あり、エミッタ接地であるから入力インピーダンスは犬
になる。抵抗Ｒ，，Ｒ，ダイオードＤ、は本発明でいう
分圧回路を構成するが、上記トランジスタＱ１がオン状
態のとき、Ａ点の電圧ＶａはＶｉｎ−ＶＢＥＱ、になる
。従って、リミッタ回路１の出力電圧Ｖ Ｄ ＆ｔ、■
１ｎ−Ｖｉ＋ｇｑ、 ＋ＶＦＤ。
とき入力トランジスタＱ１がオン状態になる。この際、
ペース電流は１／ｈｆｅｑ、で決定される微小な電流で
あり、エミッタ接地であるから入力インピーダンスは犬
になる。抵抗Ｒ，，Ｒ，ダイオードＤ、は本発明でいう
分圧回路を構成するが、上記トランジスタＱ１がオン状
態のとき、Ａ点の電圧ＶａはＶｉｎ−ＶＢＥＱ、になる
。従って、リミッタ回路１の出力電圧Ｖ Ｄ ＆ｔ、■
１ｎ−Ｖｉ＋ｇｑ、 ＋ＶＦＤ。
によって決定されるようになる。すなわち、ダイオード
Ｄ、はレベルシフタとして動作する。
Ｄ、はレベルシフタとして動作する。
しかし、ダイオードＤ、〜Ｄ４はリミッタ作用を行うの
で、出力電圧Ｖ、）は、３ＶＦの電圧レベルに決定され
る。このときの出力電圧をＶＤＨとすると、抵抗Ｒ４，
Ｒ５によって分圧された基準電圧Ｖｒｅｆとは、Ｖｎｕ
＞Ｖｒｅｆの関係にある。
で、出力電圧Ｖ、）は、３ＶＦの電圧レベルに決定され
る。このときの出力電圧をＶＤＨとすると、抵抗Ｒ４，
Ｒ５によって分圧された基準電圧Ｖｒｅｆとは、Ｖｎｕ
＞Ｖｒｅｆの関係にある。
従って、入力信号Ｖｉｎがハイレベルのときは、ＥＣＬ
回路を構成する一方のトランジスタＱｓｔがオン状態に
なり、抵抗Ｒ１の電圧降下によって出力トランジスタＱ
２ ｌのエミッタ接地はＬｏｗレベルとなる。
回路を構成する一方のトランジスタＱｓｔがオン状態に
なり、抵抗Ｒ１の電圧降下によって出力トランジスタＱ
２ ｌのエミッタ接地はＬｏｗレベルとなる。
一方、トランジスタＱ＋、はオフであるから、抵抗Ｒ８
による電圧降下はなく、出力トランジスタＱ２ｔのエミ
ッタ電位はＨｉｇｈレベルとなる。
による電圧降下はなく、出力トランジスタＱ２ｔのエミ
ッタ電位はＨｉｇｈレベルとなる。
入力信号Ｖｉｎがローレベルに変化すると、トランジス
タＱ、はオフになり電圧Ｖａは得られなくなる。リミッ
タ回路の出力電圧ＶＤは、抵抗Ｒ１゜Ｒ７で分圧され、
かつダイオードＤ、でレベルシフトされた電圧レベルに
なるが、抵抗Ｒ，，Ｒ。
タＱ、はオフになり電圧Ｖａは得られなくなる。リミッ
タ回路の出力電圧ＶＤは、抵抗Ｒ１゜Ｒ７で分圧され、
かつダイオードＤ、でレベルシフトされた電圧レベルに
なるが、抵抗Ｒ，，Ｒ。
の抵抗比を選択することにより、３ＶＦ以下でかつＶｒ
ｅｆよりも低レベルの電圧レベルになされる。
ｅｆよりも低レベルの電圧レベルになされる。
従って、入力信号Ｖｉｎがローレベルのときは、ＥＣＬ
回路を構成する一方のトランジスタＱＩ！がオン状態に
なり、抵抗Ｒ１の電圧降下によりトランジスタＱ２ｔの
エミッタ電位はＨｉｇｈレベルとなる。また、トランジ
スタＱ、□はオフになり、抵抗Ｒ１に電圧降下が発生せ
ず、トランジスタＱ２１のエミッタ電位はＬｏｗレベル
となる。
回路を構成する一方のトランジスタＱＩ！がオン状態に
なり、抵抗Ｒ１の電圧降下によりトランジスタＱ２ｔの
エミッタ電位はＨｉｇｈレベルとなる。また、トランジ
スタＱ、□はオフになり、抵抗Ｒ１に電圧降下が発生せ
ず、トランジスタＱ２１のエミッタ電位はＬｏｗレベル
となる。
トランジスタＱｚ＋ ＋ Ｑｔｔが上記の如く駆動され
ることにより、入力信号Ｖｉｎのレベル変化に対応して
極性変化する出力信号Ｖｏｕｔが得られる。
ることにより、入力信号Ｖｉｎのレベル変化に対応して
極性変化する出力信号Ｖｏｕｔが得られる。
上記リミッタ回路１０回踏動作において注目すべきは、
出力電圧ｖＤのレベルが最大３ＶＦで最小がＶｒｅｆよ
りも低いレベルに変化することである。基準電圧Ｖｒｅ
ｆに対し、出力電圧ＶＤを上記の変化範囲に限定するこ
とにより、ＥＣＬ回路の入力電圧の振幅制限が行われ、
ＥＣＬ回路は非飽和領域で駆動される。
出力電圧ｖＤのレベルが最大３ＶＦで最小がＶｒｅｆよ
りも低いレベルに変化することである。基準電圧Ｖｒｅ
ｆに対し、出力電圧ＶＤを上記の変化範囲に限定するこ
とにより、ＥＣＬ回路の入力電圧の振幅制限が行われ、
ＥＣＬ回路は非飽和領域で駆動される。
故に、ＥＣＬ回路は高速応答することになり、ディジタ
ル信号の高速処理が行われる。
ル信号の高速処理が行われる。
（１）ディジタル入力信号のレベル変化により入力トラ
ンジスタを駆動して予め分圧された電圧を上昇せしめ、
かつ最大電圧レベルをダイオードのリミッタ電圧により
制限するとともに、最小電圧レベルを上記分圧電圧で制
限した出力電圧でＥＣＬ回路を駆動することにより、Ｅ
ＣＬ回路が非飽和領域で駆動されるという作用で、入力
信号に対し高速応答した出力信号を得る、という効果が
得られる。
ンジスタを駆動して予め分圧された電圧を上昇せしめ、
かつ最大電圧レベルをダイオードのリミッタ電圧により
制限するとともに、最小電圧レベルを上記分圧電圧で制
限した出力電圧でＥＣＬ回路を駆動することにより、Ｅ
ＣＬ回路が非飽和領域で駆動されるという作用で、入力
信号に対し高速応答した出力信号を得る、という効果が
得られる。
（２）上記入力トランジスタをエミッタフォロワに構成
することにより、入力インピーダンスが高インピーダン
スになり、かつ入力信号がローレベルのとき入力トラン
ジスタをオフにするという作用で、消費電力を低減する
、という効果が得られる。
することにより、入力インピーダンスが高インピーダン
スになり、かつ入力信号がローレベルのとき入力トラン
ジスタをオフにするという作用で、消費電力を低減する
、という効果が得られる。
以上に、本発明者によってなされた発明を実施例にもと
づき具体的に説明したが、本発明は上記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
形可能であることはいうまでもない。例えば、リミッタ
動作を行うダイオードは３個に限定されず、基準電圧Ｖ
ｒｅｆとの関連で増減することができる。
づき具体的に説明したが、本発明は上記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
形可能であることはいうまでもない。例えば、リミッタ
動作を行うダイオードは３個に限定されず、基準電圧Ｖ
ｒｅｆとの関連で増減することができる。
以上の説明では、主として本発明によってなされた発明
をその背景となった利用分野である高速応答を必要とす
る入力回路に適用した場合について説明したが、それに
限定されるものではなく、たとえばＦＤＤ、ＨＤＤ等の
ディジタル信号処理を行う電子機器に広く利用すること
ができる。
をその背景となった利用分野である高速応答を必要とす
る入力回路に適用した場合について説明したが、それに
限定されるものではなく、たとえばＦＤＤ、ＨＤＤ等の
ディジタル信号処理を行う電子機器に広く利用すること
ができる。
本発明は少なくとも、ＥＣＬ回路が形成されるＩＣに利
用することができる。
用することができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、ＥＣＬ回路を駆動する入力電圧のレベルを低
消費電力の入力トランジスタに供給される入力信号によ
って変化せしめるとともに、最大電圧がリミッタ動作に
よって決定され最小電圧が分圧電圧によって決定される
ように構成したので、振幅制限された入力電圧によりＥ
ＣＬ回路が非飽和領域で駆動されるようになり、低消費
電力かつ高速応答でディジタル信号処理を行う、という
効果が得られる。
消費電力の入力トランジスタに供給される入力信号によ
って変化せしめるとともに、最大電圧がリミッタ動作に
よって決定され最小電圧が分圧電圧によって決定される
ように構成したので、振幅制限された入力電圧によりＥ
ＣＬ回路が非飽和領域で駆動されるようになり、低消費
電力かつ高速応答でディジタル信号処理を行う、という
効果が得られる。
第１図は本発明を適用した高速応答回路の一実施例を示
す回路図である。 ｌ・・・リミッタ回路、Ｑ、・・・入力トランジスタ、
Ｑ＋＋ ＋ Ｑ＋ｔ・・・ＥＣＬ回路を構成するトラン
ジスタ、Ｒ１，Ｒｔ・・・分圧用抵抗、Ｄ２〜Ｄ、・・
・リミッタ用ダイオード、Ｖｒｅｆ・・・基準電圧、Ｖ
ｉｎ・・・ディジタル入力信号。
す回路図である。 ｌ・・・リミッタ回路、Ｑ、・・・入力トランジスタ、
Ｑ＋＋ ＋ Ｑ＋ｔ・・・ＥＣＬ回路を構成するトラン
ジスタ、Ｒ１，Ｒｔ・・・分圧用抵抗、Ｄ２〜Ｄ、・・
・リミッタ用ダイオード、Ｖｒｅｆ・・・基準電圧、Ｖ
ｉｎ・・・ディジタル入力信号。
Claims (1)
- 【特許請求の範囲】 １、（１）入力信号のレベル変化に対応して飽和、非飽
和に動作する入力トランジスタと、 （２）最大リミッタ電圧を決定する複数のダイオードと
分圧回路とで構成され、上記入力 トランジスタが飽和時において出力電圧を 上記最大リミッタ電圧に保持し、上記入力 トランジスタが非飽和のとき出力電圧を上 記分圧回路で決定される電圧レベルに保持 するリミッタ回路と、 （３）上記出力電圧により非飽和領域で高速駆動される
ＥＣＬ回路と、 をそれぞれ具備し、入力信号のレベル変化に応じて上記
ＥＣＬ回路を非飽和領域で駆動し、入力信号に対し高速
応答した出力信号を得ることを特徴とする高速応答回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61028820A JPS62188422A (ja) | 1986-02-14 | 1986-02-14 | 高速応答回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61028820A JPS62188422A (ja) | 1986-02-14 | 1986-02-14 | 高速応答回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62188422A true JPS62188422A (ja) | 1987-08-18 |
Family
ID=12259035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61028820A Pending JPS62188422A (ja) | 1986-02-14 | 1986-02-14 | 高速応答回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62188422A (ja) |
-
1986
- 1986-02-14 JP JP61028820A patent/JPS62188422A/ja active Pending
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