JPS6217717B2 - - Google Patents
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- Publication number
- JPS6217717B2 JPS6217717B2 JP54122579A JP12257979A JPS6217717B2 JP S6217717 B2 JPS6217717 B2 JP S6217717B2 JP 54122579 A JP54122579 A JP 54122579A JP 12257979 A JP12257979 A JP 12257979A JP S6217717 B2 JPS6217717 B2 JP S6217717B2
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- Japan
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- cutting
- circuit
- pattern
- circuit board
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- Expired
Links
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Landscapes
- Electromechanical Clocks (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Manufacturing Of Printed Wiring (AREA)
- Electric Clocks (AREA)
Description
【発明の詳細な説明】
本発明は回路パタンの一部を切断することによ
り、ICの特性を制御する電子時計用回路基板構
造に関する。
り、ICの特性を制御する電子時計用回路基板構
造に関する。
従来水晶振動子等を原振とする電子時計に於け
る周波数の調整は、発振回路に接続された可変コ
ンデンサの容量を変化させて、前記発振回路の発
振周波数を調整することにより行つていた。しか
し、電子腕時計の如く限られたスペースに於いて
は前記可変コンデンサの形状を小型化する必要が
あるため、十分な可変容量範囲を得ることができ
ず、さらに、可変素子特有の不安定性により、発
振回路の温湿度特性や経時変化が増大するという
欠点がある。
る周波数の調整は、発振回路に接続された可変コ
ンデンサの容量を変化させて、前記発振回路の発
振周波数を調整することにより行つていた。しか
し、電子腕時計の如く限られたスペースに於いて
は前記可変コンデンサの形状を小型化する必要が
あるため、十分な可変容量範囲を得ることができ
ず、さらに、可変素子特有の不安定性により、発
振回路の温湿度特性や経時変化が増大するという
欠点がある。
しかるに上記欠点を解決する方法として、前記
発振回路の発振周波数には手をつけずに、前記分
周回路の分周比を可変にして、分周回路出力の周
波数を調整する所謂デジタル周波数調整方式が実
用化されており、その周波数設定方式の一つとし
てICの周波数選択用端子から導出された回路パ
タンの一部を選択的に樹脂基板ごと打抜くことに
より行う方法があり、調整用に特別の素子を必要
としないので安価にできるため、一般的に行われ
ている。
発振回路の発振周波数には手をつけずに、前記分
周回路の分周比を可変にして、分周回路出力の周
波数を調整する所謂デジタル周波数調整方式が実
用化されており、その周波数設定方式の一つとし
てICの周波数選択用端子から導出された回路パ
タンの一部を選択的に樹脂基板ごと打抜くことに
より行う方法があり、調整用に特別の素子を必要
としないので安価にできるため、一般的に行われ
ている。
しかしこの方法によると、打抜部の穴の周辺に
クラツクが入り易く、又この打抜きが回路実装完
成後に、周波数を測定した結果に応じて行われる
ものであるから打抜時の抜力によつて起る基板の
変形が周辺に及び信頼性をそこなうという欠点が
ある。又電子時計の小型化、うす型化は今後のす
う勢であり、限られたペースの中で数ケ所の打抜
きを行うために、金型構造上にも抜矢の保持のた
めの肉が十分とれないという制約があつて、その
金型の寿命が短かくなり、打抜工程の安定稼動の
上からも問題がありコストアツプになるという欠
点を持つていた。又この打抜きには抜きかすや切
粉の発生を伴うため、これらが完成回路に付着し
ないよう除去する必要があり、信頼性の確保の上
からも又コストの上からも問題があつた。
クラツクが入り易く、又この打抜きが回路実装完
成後に、周波数を測定した結果に応じて行われる
ものであるから打抜時の抜力によつて起る基板の
変形が周辺に及び信頼性をそこなうという欠点が
ある。又電子時計の小型化、うす型化は今後のす
う勢であり、限られたペースの中で数ケ所の打抜
きを行うために、金型構造上にも抜矢の保持のた
めの肉が十分とれないという制約があつて、その
金型の寿命が短かくなり、打抜工程の安定稼動の
上からも問題がありコストアツプになるという欠
点を持つていた。又この打抜きには抜きかすや切
粉の発生を伴うため、これらが完成回路に付着し
ないよう除去する必要があり、信頼性の確保の上
からも又コストの上からも問題があつた。
本発明の目的は発振回路の信頼性を、ひいては
時計としての信頼性を失うことなく、しかもコス
トアツプにならず、上記の欠点を除去した回路基
板構造を提供せんとするものである。
時計としての信頼性を失うことなく、しかもコス
トアツプにならず、上記の欠点を除去した回路基
板構造を提供せんとするものである。
上記目的を達成するための本発明に於ける要旨
は回路基板上の切断用パタンに対応した樹脂基板
に予め貫通穴を設けた事を特徴としている。
は回路基板上の切断用パタンに対応した樹脂基板
に予め貫通穴を設けた事を特徴としている。
以上本発明の実施例について説明する前に、ま
ずこの実施例における基本技術となるフレキシブ
ルプリント基板(以下FPCと略す)の製造工程
について図面に基づき説明する。第1図はいわゆ
るテープキヤリア方式におけるFPCの製造工程
を表わす工程フローチヤート、第2図は各工程に
おけるFPCの平面図を表わす。第1図イのフイ
ルム裁断工程では、通常125μ厚さのポリイミド
フイルムにエポキシ系接着剤をコーテイングし、
テープ状に切断して接着剤付テープ、第2図イ
1をつくり、第1図ロのパンチング工程に送られ
る。この工程においてはプレス機によりスプロケ
ツトホール(テープ送りの穴)第2図ロ 1a、
及びデバイスホール(ICその他の素子実装用の
穴)第2図ロ 1bをあける。次に第1図ハの銅
箔ラミネート工程では接着剤付テープ1より幅の
狭い銅箔(通常35μ厚さ)第2図ハ 2をラミネ
ータで加熱圧着する。この銅箔2にホトレジスト
をコーテイングするのが第1図ニのホトレジスト
コーテイング工程であり、以下ホパターン焼付、
ヘ現象、トエツチング、チレジスト剥離と写真蝕
刻技術により、回路パタン形状第2図ニ 3をつ
くり、次に回路パタンAu、Snなどを適当な厚さ
にメツキするリメツキ工程を経てFPCが完成す
る。
ずこの実施例における基本技術となるフレキシブ
ルプリント基板(以下FPCと略す)の製造工程
について図面に基づき説明する。第1図はいわゆ
るテープキヤリア方式におけるFPCの製造工程
を表わす工程フローチヤート、第2図は各工程に
おけるFPCの平面図を表わす。第1図イのフイ
ルム裁断工程では、通常125μ厚さのポリイミド
フイルムにエポキシ系接着剤をコーテイングし、
テープ状に切断して接着剤付テープ、第2図イ
1をつくり、第1図ロのパンチング工程に送られ
る。この工程においてはプレス機によりスプロケ
ツトホール(テープ送りの穴)第2図ロ 1a、
及びデバイスホール(ICその他の素子実装用の
穴)第2図ロ 1bをあける。次に第1図ハの銅
箔ラミネート工程では接着剤付テープ1より幅の
狭い銅箔(通常35μ厚さ)第2図ハ 2をラミネ
ータで加熱圧着する。この銅箔2にホトレジスト
をコーテイングするのが第1図ニのホトレジスト
コーテイング工程であり、以下ホパターン焼付、
ヘ現象、トエツチング、チレジスト剥離と写真蝕
刻技術により、回路パタン形状第2図ニ 3をつ
くり、次に回路パタンAu、Snなどを適当な厚さ
にメツキするリメツキ工程を経てFPCが完成す
る。
次に本発明の実施例を説明する。第3図は本発
明の実施例である時計用回路基板の平面図、第4
図は後述する方法によつて切断された回路パタン
の切断部分の斜視図である。第5図は回路パタン
切断部の切断後の状態及び切断後の修復状態を表
わす断面図である。
明の実施例である時計用回路基板の平面図、第4
図は後述する方法によつて切断された回路パタン
の切断部分の斜視図である。第5図は回路パタン
切断部の切断後の状態及び切断後の修復状態を表
わす断面図である。
第3図においてFPCの回路パタンの切断部3
a〜3dに対応して予め第1図ロのパンチング工
程でパタン巾よりも広くした貫通穴1cが明けら
れている。このFPCにはいわゆるミニモツド法
によつてIC4がボンデイングされており、又水
晶振動子5、コンデンサ6など発振回路を構成す
る素子が実装されて完成回路基板となる。この回
路の周波数測定後、第4図イ,ロに示すようにそ
の測定値に応じて回路パタンの切断部3a〜3d
を選択して切断するのであるが、この場合には予
め貫通穴1cが明けられていることにより残され
た切断部3a〜3dのうすい銅箔だけを打抜けば
よく極めて小さい抜力で済む。又打抜のために金
型などの特別の装置を必要とせずに、下穴周辺の
樹脂フイルム1を受台にして、例えば時計用の小
型ドライバーの先のような平でうすい刃先のカツ
ター7を使い簡単な治具だけで切断が可能であ
る。貫通穴の形状は本実施例のように角穴にして
おけば第4図ロに示すごとく切断用の工具7が角
穴1cに案内されて位置が精度よく定まるために
隣り合う切断部のパタン間隔を従来の方法よりも
小さくすることができるため、限られたスペース
の中でのパタン配線上有利になる。
a〜3dに対応して予め第1図ロのパンチング工
程でパタン巾よりも広くした貫通穴1cが明けら
れている。このFPCにはいわゆるミニモツド法
によつてIC4がボンデイングされており、又水
晶振動子5、コンデンサ6など発振回路を構成す
る素子が実装されて完成回路基板となる。この回
路の周波数測定後、第4図イ,ロに示すようにそ
の測定値に応じて回路パタンの切断部3a〜3d
を選択して切断するのであるが、この場合には予
め貫通穴1cが明けられていることにより残され
た切断部3a〜3dのうすい銅箔だけを打抜けば
よく極めて小さい抜力で済む。又打抜のために金
型などの特別の装置を必要とせずに、下穴周辺の
樹脂フイルム1を受台にして、例えば時計用の小
型ドライバーの先のような平でうすい刃先のカツ
ター7を使い簡単な治具だけで切断が可能であ
る。貫通穴の形状は本実施例のように角穴にして
おけば第4図ロに示すごとく切断用の工具7が角
穴1cに案内されて位置が精度よく定まるために
隣り合う切断部のパタン間隔を従来の方法よりも
小さくすることができるため、限られたスペース
の中でのパタン配線上有利になる。
又金型による抜落しの必要がなくなるために抜
かすや切粉処理が不要である。さらに切断に要す
る荷重が小さいので基板の変形により発振回路の
特性をそこなうことなくひいては時計全体の信頼
性を保つことができた。又FPCに於いては切断
部の下穴は予め第1図ロのパンチング工程に於い
てデバイスホール穴明けと同時に加工出来るこ
と、および切断に高価な装置が不要で信頼性も高
いことからして、何らコストアツプを伴わずに従
来の欠点を除くことが出来た。又周波数の再調整
や誤つて切断した場合の回路パタンの修復をする
時には、第5図に示すように切断時に折り曲げら
れたパタン3aを元に戻して半田付等の導電性接
合部剤8で容易に接続できるという利点もある。
上記のごとくこれらの利点を有する回路基板構造
はFPCに於いて最も適するものである。
かすや切粉処理が不要である。さらに切断に要す
る荷重が小さいので基板の変形により発振回路の
特性をそこなうことなくひいては時計全体の信頼
性を保つことができた。又FPCに於いては切断
部の下穴は予め第1図ロのパンチング工程に於い
てデバイスホール穴明けと同時に加工出来るこ
と、および切断に高価な装置が不要で信頼性も高
いことからして、何らコストアツプを伴わずに従
来の欠点を除くことが出来た。又周波数の再調整
や誤つて切断した場合の回路パタンの修復をする
時には、第5図に示すように切断時に折り曲げら
れたパタン3aを元に戻して半田付等の導電性接
合部剤8で容易に接続できるという利点もある。
上記のごとくこれらの利点を有する回路基板構造
はFPCに於いて最も適するものである。
以上は専ら発振回路の周波数調整に限つて述べ
て来たが、この基板構造はICの特性を制御する
ことになる他の目的、例えば表示機能の選択等に
おいても全く同様に効果がある。
て来たが、この基板構造はICの特性を制御する
ことになる他の目的、例えば表示機能の選択等に
おいても全く同様に効果がある。
第1図イ〜リはFPCの各製造工程を示すフロ
ーチヤート、第2図イ〜ニは各工程に於ける
FPCの平面図、第3図は本発明の実施例を示す
回路基板の要部平面図、第4図イ,ロはパタン切
断の状態を示す斜視図、第5図は切断用パタンの
切断後の状態及び切断後の修復状態を表わす断面
図である。 1…樹脂基板、1c…貫通穴、3…回路パター
ン、3a〜3d…切断用パターン、4…IC。
ーチヤート、第2図イ〜ニは各工程に於ける
FPCの平面図、第3図は本発明の実施例を示す
回路基板の要部平面図、第4図イ,ロはパタン切
断の状態を示す斜視図、第5図は切断用パタンの
切断後の状態及び切断後の修復状態を表わす断面
図である。 1…樹脂基板、1c…貫通穴、3…回路パター
ン、3a〜3d…切断用パターン、4…IC。
Claims (1)
- 【特許請求の範囲】 1 回路基板上に形成されたパタンの一部を切断
することにより、ICの特性を制御する電子時計
に於いて、前記回路基板上の切断用パタンに対応
した樹脂基板に予め貫通孔を設けたことを特徴と
する電子時計用回路基板。 2 特許請求の範囲第1項記載の貫通孔の巾が、
切断用パタンの巾よりも大なることを特徴とする
電子時計用回路基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12257979A JPS5646594A (en) | 1979-09-26 | 1979-09-26 | Circuit board for electronic clock |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12257979A JPS5646594A (en) | 1979-09-26 | 1979-09-26 | Circuit board for electronic clock |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5646594A JPS5646594A (en) | 1981-04-27 |
JPS6217717B2 true JPS6217717B2 (ja) | 1987-04-18 |
Family
ID=14839396
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12257979A Granted JPS5646594A (en) | 1979-09-26 | 1979-09-26 | Circuit board for electronic clock |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5646594A (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63118628A (ja) * | 1986-11-06 | 1988-05-23 | Sumitomo Electric Ind Ltd | 半導体圧力センサのブリツジ回路調整方法 |
JP2501473B2 (ja) * | 1989-10-05 | 1996-05-29 | シャープ株式会社 | 配線基板の製造方法 |
US6640435B2 (en) | 2001-02-20 | 2003-11-04 | Power Integrations, Inc. | Methods for trimming electrical parameters in an electrical circuit |
JP6277342B1 (ja) * | 2016-11-04 | 2018-02-07 | 達也 宮崎 | 電子回路用の金属箔基板とパターンの形成方法およびこれを用いた装置 |
DE202021106104U1 (de) * | 2021-11-09 | 2023-02-10 | Thorn Lighting Limited | Leiterplatte für ein LED-Modul, LED-Modul und LED-Leuchten |
-
1979
- 1979-09-26 JP JP12257979A patent/JPS5646594A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS5646594A (en) | 1981-04-27 |
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