JPS62173758A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は誘電体分離法を用いた半導体集積回路装置に関
し、特に高耐圧素子と低耐圧素子が混在する半導体隼捜
回路ヰｒｄに閲寸ス− 〔従来の技術〕 従来、この種の半導体集積回路装置は、第５図または第
６図に示すように、回路素子が形成される単結晶シリコ
ン島７８または９８の底面が平坦な構造となっていた。

第５図は回路素子の一例としてラテラル型ＰＮＰトラン
ジスタを示している。

８１はＰ型エミッタ、８０．８２はＰ型コレクタである
。Ｎ型拡散領域７９は金稿電極７１とオーミ２り接触を
とるだめのものである。第６図はＮＰＮトランジスタを
形成している。

〔発明が解決しようとする問題点〕

上述した従来の半導体集積回路装置は、高耐圧ＰＮＰ　
）ランジスタを形成する場合には、第５図において、Ｐ
型コレクタ８０，８２から伸びる空乏層が高濃度埋込層
７７に接触してブレークダウンが生じないように、単結
晶シリコン島７８の深さ８３を、底面全体において、十
分に深くする必要がある。単結晶シリコン島の深さ８３
が深くなると、Ｐ型エミッタ８１と高濃度埋込層７７と
の距離が長くなり、Ｐ型エミッタ８１から注入された正
孔のうち、高濃度埋込層７７で反射されてＰ型コレクタ
８０．８２に到達する正孔の割合が減少し、ベース内で
再結合する正孔の割合が増加する。したがって、トラン
ジスタの電Ｎ、増幅率が低下し、また等測的にベース内
での正孔の拡散長が短かくなるために、ベース幅変調に
よる電流増幅率の変化が大きくなる。

すなわち、トランジスタのアーり電圧も低下するという
欠点があった。第６図は従来技術によるＮＰＮ　）ラン
ジスタの実施例である。このＮＰＮトランジスタのコレ
クタ直列抵抗の値は単結晶シリコン島の深さ１００に大
きく影響されるが、同一の支持基板内に高耐圧素子と、
低耐圧素子を混在させる場合に、低耐圧素子を形成する
単結晶シリコン島の深さだけ浅くする方法は、製造工程
が複雑になるため一般に用いられず、低耐圧素子は高耐
圧素子と同じ深さの単結晶シリコン島を用いられている
。したがって低耐素子のコレクタ直列抵抗の値を小さく
できないという欠点がありた。

ｃ問題点を解決するための手段〕 本発明の半導体集積回路装置は、支持基板内に絶縁膜を
介して埋め込まれた複数個の単結晶シリコン島内に、不
純物を拡散して形成された半導体集積回路装置において
、前記絶縁膜に沿りて前記単結晶シリコン島内に高濃度
埋込層が形成され、かつ該高濃度埋込）−の形成された
面の一部が前記単結晶シリコン島の内側に向って凸とな
っていることを特徴とする半導体集積回路装置である。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図、第２図はそれぞれ本発明の一実施例の断面図、
平面図である。第１図は、回路素子としてラテラル型Ｐ
ＮＰトランジスタを形成した場合の断面図であるが、単
結晶シリコン島８の底面の一部に凸部９を設けている。

１２はＰ型エミッタとして、１１．１３はＰ型コレクタ
として動作する。

Ｎ型拡散領域１０は金属電極１のオーミック接触をとる
ものである。高濃度埋込層７は単結晶シリコン島８の底
面および側面に設けている。凸部９はＰ型エミッタ１２
０近くに形成し、Ｐ型コレクタ１１，１３と凸部９との
距離は可能な限り、長くしている。

次にこのトランジスタの動作を説明する。

Ｐ型エミッタ１２から注入された正孔の一部は、高濃度
埋込層７の凸部９の所で反射されて、Ｐｉコレクタ１１
．１３に到達する。また凸部９はＰ型コレクタ１１．１
３から十分離れているために、Ｐ型コレクタ１１．１３
から伸びる空乏Ｎ１４゜１５は高濃度埋込層７に容易に
接触せず、高耐圧を保持することができる。

第３図は本発明の第２の実施例である。第３図は回路素
子としてＮＰＮトランジスタを形成した場合の断面図で
ある。第１の実施例と同様に、単結晶シリコン島３８内
に凸部３９を設けている。

この凸部９はＮ型エミッタ４０の近くに設ける。

ＮＷ拡散領域４１は、金属電極３１のオーミック接触を
とるものであるが、高濃度埋込層３７と接触している。

次に、このトランジスタの動作を説明する。

本実施例は高耐圧化を目的としたものではなく、コレク
タ直列抵抗の減少を目的としている。高濃度埋込層３７
が凸部３９の所でＰ型ベース３４に接近しているため、
コレクタ電流のうち、凸部３９の所から、低抵抗層でお
る高濃度埋込層３７を通ってＮ型拡散領域４１に達する
割合が増加し、コレクタ直列抵抗の値が小さくなる。

第４図は、本発明の第３の実施例である。本実施例は、
凸部５９の形状が、Ｐ型ベース５４との対向面積が大き
くなるように、尖端部分を平坦にしたものである。こ９
することによって、コレクタ電流が高濃度埋込層５７に
、よシ多く流れるようになり、コレクタ直列抵抗の値を
さらに下げることができる。第７図（ａ）〜（ｅ）は本
実施例の製造方法を示す工程図である。まず第７Ｑ（ａ
）に示すように（１００）面の結晶方位をもつ単結晶シ
リコン基＆１１１にシリコン配化膜１１０を形成する。

次に、この配化膜１１０をマスクとして単結晶シリコン
基板１１０を異方性エツチングすると、第７図（ｂ）に
示すようにマスク開口部の直下にはクサビ状の溝が形成
される。ここで中央の溝は、あらかじめマスク開口幅を
狭くしておき、その両側の溝よシも浅く形成する。

次に第７図（Ｃ）に示すようにクサビ状の溝を形成した
側の全表面に高濃度埋込層１１２とシリコン酸化膜１１
３を形成し、さらにその上に多結晶シリコン１１４を堆
積させる。次に１この多結晶シリコン１１４を所望の厚
さまで研摩し、その後単結晶シリコン基板１１１側を研
摩すれば第７図（ｄ）に示すように、底面に凸部をもつ
単結晶シリコン島１１５を形成することができる。次に
、この単結晶シリコン島１１５に選択拡散法を用いて不
純物を拡散することにより第７図（ｅ）に示す回路素子
を形成することができる。

〔発明の効果〕

以上説明したように、本発明は、単結晶シリコン島の底
面に白部分を設けることにより、高耐圧ＰＮＰ　）ラン
ジスタにおいては、耐圧を低下させることなく、電流増
幅率とアーリ電圧を向上させ、またＮＰＮトランジスタ
においてはコレクタ直列抵抗を減少できる効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例の断面図、第２図は第１
の実施例の平面図、第３図、第４図は、それぞれ本発明
の第２．第３の実施例の断面図である。第５図、第６図
は、従来技術による実施例の断面図である。第７図（ａ
）〜（ｅ）は本実施例の製造方法を示す工程図である。 １〜４，２１〜２３．３１〜３３．５１〜５３゜７１〜
７４．９１〜９３，１１６〜１１８・・・金属電極、５
，２５，３５，５５，７５，９５，１１４・・・・・・
多結晶゛　シリコン、６，２６，３６，５６，７６．９
６，１１０，１１３・・・・・・シリコン配化膜、７．
３７．５７．７７、９７．１１２・・・・・・高濃度埋
込層、８．２８．３８．５８．７８．９８゜１１５・・
・・・・単結晶シリコン島、　９．３９．５９・・・・
・・凸部、１０．２７．４１．６１．７９．９９．１１
９・・・・・・Ｎ型拡散領域％　１１．１３．２４．８
０．８２・・・・・・Ｐ型コレクタ、１２．２５．８１
　・−・−Ｐａエミッｐ、１４　、　１５　・・・−空
乏層、３４，５４，９４，１２０・・−・・・Ｐ整ベー
ス１４０．６０，１０１，１２１　　・・・・・・Ｎ型
エミッタ、８３゜１００・・・・・・単結晶シリコン島
の深さ。 Ｎコヒーし５−ノ（７

Claims (1)

【特許請求の範囲】
1. 支持基板内に絶縁膜を介して埋め込まれた複数個の単結
   晶シリコン島内に不純物を拡散して形成された半導体集
   積回路装置において、前記絶縁膜に沿って前記単結晶シ
   リコン島内に高濃度埋込層が形成され、かつ該高濃度埋
   込層の形成された面の一部が前記単結晶シリコン島の内
   側に向って凸となっていることを特徴とする半導体集積
   回路装置。