JPS62166444A - プログラムデバツグ装置 - Google Patents
プログラムデバツグ装置Info
- Publication number
- JPS62166444A JPS62166444A JP61007890A JP789086A JPS62166444A JP S62166444 A JPS62166444 A JP S62166444A JP 61007890 A JP61007890 A JP 61007890A JP 789086 A JP789086 A JP 789086A JP S62166444 A JPS62166444 A JP S62166444A
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- JP
- Japan
- Prior art keywords
- program
- area
- instruction
- cpu
- stack
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- Pending
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、電子計算機におけるプログラムの命令をト
レースする際のオーバヘッドを軽減したプログラムデバ
ッグ装置に関するものである。
レースする際のオーバヘッドを軽減したプログラムデバ
ッグ装置に関するものである。
［従来の技術］
第２図は従来のプログラムデバッグ装置を示ずブロック
図である。図において、（１〉は主メモリ、（２）は主
メモリ（１）上に設けられたマシンシミュレータ、（３
）はマシンシミュレータ（２）に設けられた擬似主メモ
リ、（４）は擬似主メモリ（３）にロードされたトレー
ス対象となるプログラム、（５）はマシンシミュレータ
（２）によりトレースされたプログラム（４）の実行ト
レース出力である。
図である。図において、（１〉は主メモリ、（２）は主
メモリ（１）上に設けられたマシンシミュレータ、（３
）はマシンシミュレータ（２）に設けられた擬似主メモ
リ、（４）は擬似主メモリ（３）にロードされたトレー
ス対象となるプログラム、（５）はマシンシミュレータ
（２）によりトレースされたプログラム（４）の実行ト
レース出力である。
従来のプログラムデバッグ装置は上記のように構成され
ており、まず、本プログラムをプログラム（４）として
マシンシミュレータ（２）の擬似主メモリ（３）にロー
ドする。次に、マシンシミュレータ（２）が、プログラ
ム（４）内の命令を逐次取り出して、その命令がＣＰＵ
（図示せず）で実行されたときの動作を擬似的に実現す
ることによってトレースを実行する。そして、この処理
をプログラム（４）内の各命令毎に逐次行い、実行トレ
ース出力（５）を出力するようになっている。
ており、まず、本プログラムをプログラム（４）として
マシンシミュレータ（２）の擬似主メモリ（３）にロー
ドする。次に、マシンシミュレータ（２）が、プログラ
ム（４）内の命令を逐次取り出して、その命令がＣＰＵ
（図示せず）で実行されたときの動作を擬似的に実現す
ることによってトレースを実行する。そして、この処理
をプログラム（４）内の各命令毎に逐次行い、実行トレ
ース出力（５）を出力するようになっている。
［発明が解決しようとする問題点コ
従来のプログラムデバッグ装置は以上のように、プログ
ラム（４）内の各命令をＣＰＵで直接実行せずに、マシ
ンシミュレータにより擬似的に実行させるので、オーバ
ヘッドが膨大となり、又、シミュレーションの限界によ
りシステムコールの使用や常駐データのアクセス等に制
限が加わったり、システムの中核プログラムのデバッグ
に使用するには装置が大規模になるという問題点があっ
た。
ラム（４）内の各命令をＣＰＵで直接実行せずに、マシ
ンシミュレータにより擬似的に実行させるので、オーバ
ヘッドが膨大となり、又、シミュレーションの限界によ
りシステムコールの使用や常駐データのアクセス等に制
限が加わったり、システムの中核プログラムのデバッグ
に使用するには装置が大規模になるという問題点があっ
た。
この発明は上記のような問題点を解決するためになされ
たもので、オーバヘッドが少なく且つシステムコールや
常駐データアクセスなどの制限のない命令トレースが可
能なプログラムデバッグ装置を得ることを目的とする。
たもので、オーバヘッドが少なく且つシステムコールや
常駐データアクセスなどの制限のない命令トレースが可
能なプログラムデバッグ装置を得ることを目的とする。
［問題点を解決するための手段］
この発明に係るプログラムデバッグ装置は、主メモリ上
に、ｃｐｕで実行される命令を逐次スタックするための
命令トレース機構を設けたものである。
に、ｃｐｕで実行される命令を逐次スタックするための
命令トレース機構を設けたものである。
［作用］
この発明においては、ＣＰＵで実行される命令を、命令
トレース機構がハードウェア機能により自動的にスタッ
クしてトレースする。
トレース機構がハードウェア機能により自動的にスタッ
クしてトレースする。
［実施例］
以下、この発明の一実施例を図について説明する。第１
図はこの発明の実施例を示すブロック図である。図にお
いて、（１１）は主メモリ、（１２）はＣＰＵである。
図はこの発明の実施例を示すブロック図である。図にお
いて、（１１）は主メモリ、（１２）はＣＰＵである。
（１３）は主メモリ（１１）上に設けられた命令コード
スタック領域、（１４）は主メモリ（１１）上に設けら
れた実行アドレススタック領域、（１５）は各スタック
領域（１３）及び（１４）が満杯になると 「１」が−
３＝ 立つスタックビジーフラグであり、これらは、ｃｐｕ（
１２）で実行される命令をハードウェア機能で逐次スタ
ックする命令トレース機構を構成している。
スタック領域、（１４）は主メモリ（１１）上に設けら
れた実行アドレススタック領域、（１５）は各スタック
領域（１３）及び（１４）が満杯になると 「１」が−
３＝ 立つスタックビジーフラグであり、これらは、ｃｐｕ（
１２）で実行される命令をハードウェア機能で逐次スタ
ックする命令トレース機構を構成している。
（１６）はトレース領域を指定するための一対のレジス
タ、（１））はＣＰＵ（１２）で実行される命令を含み
、トレース対象となるプログラムである。
タ、（１））はＣＰＵ（１２）で実行される命令を含み
、トレース対象となるプログラムである。
次に、第１図に示したこの発明の一実施例の動作につい
て説明する。
て説明する。
まず、プログラム（１７）を動作させる前に、予めトレ
ースを取りたい領域（１７ａ）（ハツチングで示す）の
開始／終了アドレスを、それぞれレジスタ（１６）に設
定しておく。
ースを取りたい領域（１７ａ）（ハツチングで示す）の
開始／終了アドレスを、それぞれレジスタ（１６）に設
定しておく。
そして、プログラム（１７）が起動して各レジスタ（１
６）で指定された領域（１）ａ）が実行されると、ＣＰ
Ｕ（１２）が実行されると同時に、ハードウェア機能に
より逐次自動的に、その命令コードが命令コードスタッ
ク領域（１３）にスタックされ、又、その実行アドレス
が実行アドレススタック領域（１４）にスタックされる
。
６）で指定された領域（１）ａ）が実行されると、ＣＰ
Ｕ（１２）が実行されると同時に、ハードウェア機能に
より逐次自動的に、その命令コードが命令コードスタッ
ク領域（１３）にスタックされ、又、その実行アドレス
が実行アドレススタック領域（１４）にスタックされる
。
各スタック領域（１３）及び（１４）が満杯になると、
ハードウェアからソフトウェアに「領域フル」の割込み
を入力し、スタックビジーフラグ（１５）にビジーフラ
グ「１」を立てる。
ハードウェアからソフトウェアに「領域フル」の割込み
を入力し、スタックビジーフラグ（１５）にビジーフラ
グ「１」を立てる。
このビジーフラグ「１」が立っている間は、各スタック
領域（１３）及び（１４）へのスタックは抑止されてい
る。一方、割込みを受けたソフトウェア側は、プログラ
ム（１７）の実行を停止させるなどして、各スタック領
域（１３）及び（１４）からトレース情報を他の記憶装
置（図示せず）に巻き上げる。こうして、満杯になった
トレース情報を巻き上げ終わるとスタックビジーフラグ
（１５）はオフとなり、プログラム（１７）の実行が再
開される。
領域（１３）及び（１４）へのスタックは抑止されてい
る。一方、割込みを受けたソフトウェア側は、プログラ
ム（１７）の実行を停止させるなどして、各スタック領
域（１３）及び（１４）からトレース情報を他の記憶装
置（図示せず）に巻き上げる。こうして、満杯になった
トレース情報を巻き上げ終わるとスタックビジーフラグ
（１５）はオフとなり、プログラム（１７）の実行が再
開される。
以上の処理を繰り返すことにより、各レジスタ（１６）
で指定した領域（１７ａ＞の命令実行トレースは全て収
集される。
で指定した領域（１７ａ＞の命令実行トレースは全て収
集される。
尚、上記実施例では、命令コードスタック領域（１３）
及び実行アドレススタック領域（１４）をそれぞれ１つ
として示したが、これらの領域をそれぞれ２つにして、
ダブルバッファリングを行うことは適宜なし得ることで
あり、同様の効果が得られることは言うまてもない。
及び実行アドレススタック領域（１４）をそれぞれ１つ
として示したが、これらの領域をそれぞれ２つにして、
ダブルバッファリングを行うことは適宜なし得ることで
あり、同様の効果が得られることは言うまてもない。
［発明の効果］
以上のようにこの発明によれば、主メモリ上に、ＣＰＵ
で実行される命令を逐次スタックするための命令トレー
ス機構を設け、ＣＰＵで実行される命令を、命令トレー
ス機構がハードウェア機能により自動的にスタックして
トレースするので、オーバヘッドが小さく且つシステム
プログラムにも適用可能なプログラムデバッグ装置が得
られる効果がある。
で実行される命令を逐次スタックするための命令トレー
ス機構を設け、ＣＰＵで実行される命令を、命令トレー
ス機構がハードウェア機能により自動的にスタックして
トレースするので、オーバヘッドが小さく且つシステム
プログラムにも適用可能なプログラムデバッグ装置が得
られる効果がある。
第１図はこの発明の一実施例を示すブロック図、第２図
は従来のプログラムデバッグ装置を示すブロック図であ
る。 （１１）・・・主メモリ （１２）・・・ＣＰ
Ｕ（１３）・・・命令コードスタック領域〈１４）・・
・実行アドレススタック領域（１５）・・・スタックビ
ジーフラグ （１６）・・・レジスタ （１７）・・・プログ
ラム壓１図
は従来のプログラムデバッグ装置を示すブロック図であ
る。 （１１）・・・主メモリ （１２）・・・ＣＰ
Ｕ（１３）・・・命令コードスタック領域〈１４）・・
・実行アドレススタック領域（１５）・・・スタックビ
ジーフラグ （１６）・・・レジスタ （１７）・・・プログ
ラム壓１図
Claims (4)
- （１）主メモリと、ＣＰＵと、このＣＰＵで実行される
命令を含むプログラムと、前記主メモリ上に設けられ、
前記ＣＰＵで実行される命令を逐次スタックするための
命令トレース機構とを備えたことを特徴とするプログラ
ムデバッグ装置。 - （２）命令トレース機構は、ＣＰＵで実行される命令の
命令コードをスタックする命令コードスタック領域と、
前記命令の実行アドレスをスタックする実行アドレスス
タック領域と、前記命令コードスタック領域及び前記実
行アドレススタック領域が満杯になったときに立ち上が
るスタックビジーフラグからなることを特徴とする特許
請求の範囲第１項記載のプログラムデバッグ装置。 - （３）命令コードスタック領域及び実行アドレススタッ
ク領域はそれぞれ２つ設けられ、命令トレースをダブル
バッファリングで行うことを特徴とする特許請求の範囲
第２項記載のプログラムデバッグ装置。 - （４）トレースを取りたい領域をプログラム内に指定す
るためのレジスタを一対設けたことを特徴とする特許請
求の範囲第１項乃至第３項のいずれかに記載のプログラ
ムデバッグ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61007890A JPS62166444A (ja) | 1986-01-20 | 1986-01-20 | プログラムデバツグ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61007890A JPS62166444A (ja) | 1986-01-20 | 1986-01-20 | プログラムデバツグ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62166444A true JPS62166444A (ja) | 1987-07-22 |
Family
ID=11678178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61007890A Pending JPS62166444A (ja) | 1986-01-20 | 1986-01-20 | プログラムデバツグ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62166444A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994027213A2 (en) * | 1993-05-10 | 1994-11-24 | Shapiro Benjamin V | Method for minimizing uncertainty in computer software processes allowing for automatic identification of faults locations and locations for modifications due to new system requirements with introduction of an alternative form of the target process object code allowing for less recompilation and re-linkage processing |
-
1986
- 1986-01-20 JP JP61007890A patent/JPS62166444A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994027213A2 (en) * | 1993-05-10 | 1994-11-24 | Shapiro Benjamin V | Method for minimizing uncertainty in computer software processes allowing for automatic identification of faults locations and locations for modifications due to new system requirements with introduction of an alternative form of the target process object code allowing for less recompilation and re-linkage processing |
| WO1994027213A3 (en) * | 1993-05-10 | 1995-01-05 | Benjamin V Shapiro | Method for minimizing uncertainty in computer software processes allowing for automatic identification of faults locations and locations for modifications due to new system requirements with introduction of an alternative form of the target process object code allowing for less recompilation and re-linkage processing |
| US5522036A (en) * | 1993-05-10 | 1996-05-28 | Benjamin V. Shapiro | Method and apparatus for the automatic analysis of computer software |
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