JPS6216535B2 - - Google Patents
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- JPS6216535B2 JPS6216535B2 JP56053576A JP5357681A JPS6216535B2 JP S6216535 B2 JPS6216535 B2 JP S6216535B2 JP 56053576 A JP56053576 A JP 56053576A JP 5357681 A JP5357681 A JP 5357681A JP S6216535 B2 JPS6216535 B2 JP S6216535B2
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- 239000004065 semiconductor Substances 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 238000006073 displacement reaction Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- QNRATNLHPGXHMA-XZHTYLCXSA-N (r)-(6-ethoxyquinolin-4-yl)-[(2s,4s,5r)-5-ethyl-1-azabicyclo[2.2.2]octan-2-yl]methanol;hydrochloride Chemical compound Cl.C([C@H]([C@H](C1)CC)C2)CN1[C@@H]2[C@H](O)C1=CC=NC2=CC=C(OCC)C=C21 QNRATNLHPGXHMA-XZHTYLCXSA-N 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置に関し、特に素子領域ある
いは配線領域等のパターン形成に使用する位置合
わせ用パターンを有する半導体装置に関する。
いは配線領域等のパターン形成に使用する位置合
わせ用パターンを有する半導体装置に関する。
例えば、半導体素子の各パターニング工程で
は、パターニングする層にホトレジスト膜を積層
したのち、その上から必要な図形のマスクパター
ンを光学的に投影して現像し、一例としてホトレ
ジスト膜の除去された部分をエツチングするよう
な操作が用いられている。最終製品として装置が
完成するまでには、このような工程が数回繰り返
されなければならない。この工程で重要なこと
は、パターン化される層とそのマスクパターンと
の間の位置合わせである。
は、パターニングする層にホトレジスト膜を積層
したのち、その上から必要な図形のマスクパター
ンを光学的に投影して現像し、一例としてホトレ
ジスト膜の除去された部分をエツチングするよう
な操作が用いられている。最終製品として装置が
完成するまでには、このような工程が数回繰り返
されなければならない。この工程で重要なこと
は、パターン化される層とそのマスクパターンと
の間の位置合わせである。
従来の位置合せは、第１図ａ，ｂ，ｃに示すよ
うな位置合せパターンを用いて行なわれていた。
うな位置合せパターンを用いて行なわれていた。
即ち、第１の位置合わせパターンａを有する下
層パターン上に第２の位置合わせパターンｂを有
するマスクパターンを重ね合せるようにして下層
パターンとマスクパターンとの相対的な位置合わ
せを行なつていた。しかしながら、図から明らか
なように、従来の位置合わせパターンは平行な直
線と直角をなす直線とから構成されており、特に
下層パターン上の位置合せパターンａはその上の
第２あるいは第３の位置合わせパターンｂ，ｃと
所定部が一致するようには形成することができ
ず、位置合わせパターンａの形成時に所定の寸法
からずれた寸法のパターンが形成されてしまう。
そのため、人が顕微鏡を用いて左右、上下の位置
ずれに対して相対的位置を仮想しながら合せなけ
ればならず、実際に位置ずれはかなり大きく、素
子の特性や良品率に大きく悪影響を及ぼしてい
る。
層パターン上に第２の位置合わせパターンｂを有
するマスクパターンを重ね合せるようにして下層
パターンとマスクパターンとの相対的な位置合わ
せを行なつていた。しかしながら、図から明らか
なように、従来の位置合わせパターンは平行な直
線と直角をなす直線とから構成されており、特に
下層パターン上の位置合せパターンａはその上の
第２あるいは第３の位置合わせパターンｂ，ｃと
所定部が一致するようには形成することができ
ず、位置合わせパターンａの形成時に所定の寸法
からずれた寸法のパターンが形成されてしまう。
そのため、人が顕微鏡を用いて左右、上下の位置
ずれに対して相対的位置を仮想しながら合せなけ
ればならず、実際に位置ずれはかなり大きく、素
子の特性や良品率に大きく悪影響を及ぼしてい
る。
本発明は従来の位置合せ方法の欠点を改善する
ためになされたもので、その目的は形成された下
層パターン上の位置合わせパターンの寸法がずれ
ても、それに重ね合わされるマスクパターン上の
位置合わせパターンとの位置ずれを極力少なくす
るような半導体装置を提供することにある。
ためになされたもので、その目的は形成された下
層パターン上の位置合わせパターンの寸法がずれ
ても、それに重ね合わされるマスクパターン上の
位置合わせパターンとの位置ずれを極力少なくす
るような半導体装置を提供することにある。
以下、図面を参照して本発明の一実施例を説明
する。第２図は本発明による位置合せパターンの
一例を示したもので、ａ，ｂ，ｃは夫々順次重ね
合わせて露光されるようなパターン上の位置合わ
せパターンである。各位置合わせパターンの角
度、θ、αは各パターンで実質的に等しく設定し
てあり各線分１，２は傾斜角が反対で長さは等し
い。又、内接する菱形３はそれぞれの２直線の中
心にその一対の対向する頂点が位置するように規
定されている。但し内接する菱形において２直線
と交わる点の内角は、第１から第３パターンで
段々小さくしてある。第３図は第１パターンと第
２パターンとの位置合せ時の模式図で、点X1，
X2とY1，Y2はそれぞれ第１パターンと第２パタ
ーンの内接する菱形の接点で、この図において、
ｄを上下方向のずれ、ｌを上辺同志及び下辺同志
の交点Ａ，Ｂの横方向のずれとすると、 tan（θ／２）＝ｄ／ｌ という関係が成立する。注目すべきことは、この
関係式には横方向のずれの量が含まれていないこ
とで、縦方向のずれｄがθによりｌ変換されたと
考えられる。従つて、θを適当に選べばｌをｄよ
り大きくでき、この量で位置合せを行なえば拡大
された量ｌ／ｄの分だけ位置合せ精度が向上する
ことになる。ここで、θ／２とｌ／ｄの相関関係
を示す第４図を参照すると、θを11゜〜26゜に規
定することによつて、縦方向のずれ量ｄは実際の
２〜５倍に拡大されて現われることが判る。
する。第２図は本発明による位置合せパターンの
一例を示したもので、ａ，ｂ，ｃは夫々順次重ね
合わせて露光されるようなパターン上の位置合わ
せパターンである。各位置合わせパターンの角
度、θ、αは各パターンで実質的に等しく設定し
てあり各線分１，２は傾斜角が反対で長さは等し
い。又、内接する菱形３はそれぞれの２直線の中
心にその一対の対向する頂点が位置するように規
定されている。但し内接する菱形において２直線
と交わる点の内角は、第１から第３パターンで
段々小さくしてある。第３図は第１パターンと第
２パターンとの位置合せ時の模式図で、点X1，
X2とY1，Y2はそれぞれ第１パターンと第２パタ
ーンの内接する菱形の接点で、この図において、
ｄを上下方向のずれ、ｌを上辺同志及び下辺同志
の交点Ａ，Ｂの横方向のずれとすると、 tan（θ／２）＝ｄ／ｌ という関係が成立する。注目すべきことは、この
関係式には横方向のずれの量が含まれていないこ
とで、縦方向のずれｄがθによりｌ変換されたと
考えられる。従つて、θを適当に選べばｌをｄよ
り大きくでき、この量で位置合せを行なえば拡大
された量ｌ／ｄの分だけ位置合せ精度が向上する
ことになる。ここで、θ／２とｌ／ｄの相関関係
を示す第４図を参照すると、θを11゜〜26゜に規
定することによつて、縦方向のずれ量ｄは実際の
２〜５倍に拡大されて現われることが判る。
ところでθをあまり小さくすると、ｌ／ｄを大
きくすることができるが、かえつて交点Ａ，Ｂの
判別が難しくなるため、θの下限は15゜ぐらいが
適当である。
きくすることができるが、かえつて交点Ａ，Ｂの
判別が難しくなるため、θの下限は15゜ぐらいが
適当である。
位置合せ操作としては、まず、X1とY1、X2と
Y2を大まかに合わせる第１の操作と、次にｌが
零になるように調節する第２の操作とを交互に繰
返すことによつて、ずれを最小することができ
る。即ち、正及び負の等しい傾斜を有する２本の
等しい線分パターン１，２と、両線分の中点に対
向する頂点を有する矩形状のパターン３とを第１
の位置合わせ用パターンとして、この位置合わせ
パターンに対して向きが反対の（即ち、180゜回
転させた）実質的に同様の位置合わせパターンで
あつてわずかに矩形形状の異なる第２の位置合わ
せパターンを重ね合わせてパターニングされた半
導体装置が提供される。ここで、第１の位置合わ
せパターンはその形成時に実際の寸法とは異なつ
てしまうがその差異は線分間の距離が変化するだ
けで、両者の傾斜角度には大きな変化はない。従
つて、マスクパターン上の第２の位置合わせパタ
ーンと重ね合わせた場合でも、第３図のX1とY1
あるいは、X2とY2は横方向へのずれが極めて少
ない。尚、確かに縦方向のずれは生じるが、その
ずれｄはこれが比例的に拡大されたずれｌとして
把握することができるので、その拡大分だけ従来
より正確に位置合わせすることができる。
Y2を大まかに合わせる第１の操作と、次にｌが
零になるように調節する第２の操作とを交互に繰
返すことによつて、ずれを最小することができ
る。即ち、正及び負の等しい傾斜を有する２本の
等しい線分パターン１，２と、両線分の中点に対
向する頂点を有する矩形状のパターン３とを第１
の位置合わせ用パターンとして、この位置合わせ
パターンに対して向きが反対の（即ち、180゜回
転させた）実質的に同様の位置合わせパターンで
あつてわずかに矩形形状の異なる第２の位置合わ
せパターンを重ね合わせてパターニングされた半
導体装置が提供される。ここで、第１の位置合わ
せパターンはその形成時に実際の寸法とは異なつ
てしまうがその差異は線分間の距離が変化するだ
けで、両者の傾斜角度には大きな変化はない。従
つて、マスクパターン上の第２の位置合わせパタ
ーンと重ね合わせた場合でも、第３図のX1とY1
あるいは、X2とY2は横方向へのずれが極めて少
ない。尚、確かに縦方向のずれは生じるが、その
ずれｄはこれが比例的に拡大されたずれｌとして
把握することができるので、その拡大分だけ従来
より正確に位置合わせすることができる。
ここでは横方向のみへ本発明を適用した例を示
したが、第５図のように、あるパターンに対して
それを時計方向もしくは反時間方向に90゜回転し
たパターンを１組として用いれば縦、横共に正確
に位置合わせできるようになり、更に、精度が向
上する。第５図では、矢印で対応しているパター
ン同志を用いて位置合せが行なわれる。この場
合、最初の第１パターンに対してその上のすべて
のパターンが常に位置合せされるため、最終的な
パターンずれの標準偏差は、各工程でのずれの標
準偏差を夫々等しいと仮定し、それをσとすれ
ば、第２図では２σ、第５図では何枚重ねてもσ
となり、工程数に関係なく位置合せ精度を高く保
つことができる。
したが、第５図のように、あるパターンに対して
それを時計方向もしくは反時間方向に90゜回転し
たパターンを１組として用いれば縦、横共に正確
に位置合わせできるようになり、更に、精度が向
上する。第５図では、矢印で対応しているパター
ン同志を用いて位置合せが行なわれる。この場
合、最初の第１パターンに対してその上のすべて
のパターンが常に位置合せされるため、最終的な
パターンずれの標準偏差は、各工程でのずれの標
準偏差を夫々等しいと仮定し、それをσとすれ
ば、第２図では２σ、第５図では何枚重ねてもσ
となり、工程数に関係なく位置合せ精度を高く保
つことができる。
本発明の重要な点は、位置合せパターンに平行
でない二直線を用い位置ずれの判別を別な量（そ
れが他の部分で拡大された場所を用いて）に対応
させた点であり、半導体素子だけでなく、他のあ
らゆる微細パターンの重ね合せにも十分応用が可
能である。
でない二直線を用い位置ずれの判別を別な量（そ
れが他の部分で拡大された場所を用いて）に対応
させた点であり、半導体素子だけでなく、他のあ
らゆる微細パターンの重ね合せにも十分応用が可
能である。
第１図ａ，ｂ，ｃは夫々従来の半導体素子の位
置合せパターン図、第２図ａ，ｂ，ｃは夫々本発
明の位置合せパターンの一実施例を示すパターン
図、第３図は本発明の位置合せ方法の説明するた
めの平面図、第４図は縦方向の位置ずれ長ｄと
Ａ，Ｂ点の横方向の距離ｌとの商ｌ／ｄと、θ／
２との相関関係を示す特性図、第５図ａ，ｂ，ｃ
は夫々本発明の他の実施例による位置合わせ用パ
ターン図である。 １，２……線分パターン、３……ひし形パター
ン、Ａ，Ｂ……交点。
置合せパターン図、第２図ａ，ｂ，ｃは夫々本発
明の位置合せパターンの一実施例を示すパターン
図、第３図は本発明の位置合せ方法の説明するた
めの平面図、第４図は縦方向の位置ずれ長ｄと
Ａ，Ｂ点の横方向の距離ｌとの商ｌ／ｄと、θ／
２との相関関係を示す特性図、第５図ａ，ｂ，ｃ
は夫々本発明の他の実施例による位置合わせ用パ
ターン図である。 １，２……線分パターン、３……ひし形パター
ン、Ａ，Ｂ……交点。
Claims (1)
- １ 正の傾斜を有する第１の線分パターンと、こ
れと対向して設けられた負の傾斜を有する第２の
線分パターンと、四辺形の図形パターンとを有
し、該図形パターンの対向する一対の頂点は前記
第１および第２の線分パターンの各中点にそれぞ
れ位置し、他の一対の頂点は前記第１および第２
の線分パターンの中点間の中心線上に位置してお
り、かつ前記正及び負の傾斜角の絶対値は等し
く、前記第１及び第２の線分パターンの長さも等
しい第１の位置合せ用パターンと、この第１の位
置合せ用パターンと実質的に同じパターンであつ
て、そのパターンの向きが前記第１の位置合せ用
パターンとは逆向きである第２の位置合せ用パタ
ーンとを備え、前記第１および第２の位置合せ用
パターンを重ね合わせてパターニングされている
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56053576A JPS57169239A (en) | 1981-04-09 | 1981-04-09 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56053576A JPS57169239A (en) | 1981-04-09 | 1981-04-09 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57169239A JPS57169239A (en) | 1982-10-18 |
| JPS6216535B2 true JPS6216535B2 (ja) | 1987-04-13 |
Family
ID=12946653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56053576A Granted JPS57169239A (en) | 1981-04-09 | 1981-04-09 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57169239A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62247525A (ja) * | 1986-04-18 | 1987-10-28 | Mitsubishi Electric Corp | アライメント方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52143770A (en) * | 1976-05-26 | 1977-11-30 | Hitachi Ltd | Mask aligning method |
-
1981
- 1981-04-09 JP JP56053576A patent/JPS57169239A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52143770A (en) * | 1976-05-26 | 1977-11-30 | Hitachi Ltd | Mask aligning method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57169239A (en) | 1982-10-18 |
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