JPS62162973A

JPS62162973A - パワ−センス回路

Info

Publication number: JPS62162973A
Application number: JP471586A
Authority: JP
Inventors: Shigemitsu Horikawa; 堀川　茂満
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1986-01-13
Filing date: 1986-01-13
Publication date: 1987-07-18
Anticipated expiration: 2010-04-12
Also published as: JPH0734021B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、卓上計算機やゲーム装置等のパフテリーチェ
ック回路等に用いられるパワーセンス回路に関するもの
である。

（従来の技術）従来、このような分野の技術としては、第２図のような
ものがあった。以下、その構成を説明する。

第２図は従来のパワーセンス回路の一構成例を示す回路
図である。

このパワーセンス回路は、カレントミラー回路ｌ、比較
回路２及シ゛定電流吸込源（Ｉ）３からなる差動増幅回
路と、この差動増幅回路の入力用基準電圧回路４と、電
源電圧分圧回路５と、出力用ＰＮＰ　）ランジスタロと
を備えている。

カレントミラー回路ｌは、ベースが相Ｗに接続された一
対のＰＮＰ　トランジスタ１１．１２を有し、それらの
トランジスタ１１．１２のエミッタに電源電圧ｖＣＣが
印加される。該トランジスタ１１．１２のコレクタは比
較回路２に接続されている。比較回路２は、エミッタが
相互に接続された一対のＮＰＮ　）ランジスタ１３，１
４を右し、それらのトランジスタ１３．１４のエミッタ
が定電流吸込ｒＡ３に、さらにそれらのトランジスタ１
３．１４のコレクタがトランジスタ１１．１２のコレク
タにそれぞれ接続されている。

基準電圧回路４は、電源と大地間に直列接続された抵抗
１５及びＮＰＮ　トランジスタ１６〜１８で構成され、
この抵抗１５とトランジスタ１６の接続点がトランジス
タ１３のベースに接続されている。分圧回路５は、電源
と大地間に直列ｖＣ続された抵抗１９．２０で構成され
、その抵抗１９と２０の接続点がトランジスタ１４のベ
ースに接続されている。また、出力用ＰＮＰ　トランジ
スタ６は、そのエミッタが電源に、そのベースがトラン
ジスタ１２のコレクタ側にそれぞれ接続され、そのコレ
クタから出力電圧ｖＯが取り出される。

なお、第２図において、１１はトランジスタ１１のエミ
ッタ電流、Ｉ２はトランジスタ１２のエミ・ンタ電流、
Ｉ３は１ランジスク１３のコレクタ電流、Ｉ４はトラン
ジスタ１４のコレクタ電流、ＶＲはトランジスタ１３の
ベース側のノ＾準電圧、およびＶＡはトランジスタ１４
のベース側の電圧である。

次に動作について説明する。

トランジスタ１１と１２は、それぞれのベース・エミッ
タ間電圧が等しく、トランジスタ１３．１４へ同じ値の
電流１１．１２を流すように動作する。トランジスタ１
３と１４は回じ４．ν性で、各トランジスタ１８．１７
．１８（７）ヘ−７，ｍ　ｘ　ミ、７　夕闇電圧Ｖｂｅ
４が０．７Ｖトすると、Ｒ２０：抵抗２０の抵抗値ＶＲ＝３−０．７　＝２．ｌＶとなる。

（ｉ）　ＶＡ＜ＶＲの場合トランジスタ１３は常にオン状態のため、ｌ２＝１１＝
　１３であるが、電源電圧ＶＣＣが低ＦしてＶＡ＜ＶＲ
になると、Ｉ２＝　Ｉ３＞　Ｉ４となり、出力電圧ｖＯがＨレベルとなる。

（ｉｉ）ＶＡ＞ＶＲ（７）場合電源電圧ｖＣＣが上昇してＶＡ＞ＶＲになると、トラン
ジスタ１４が電流を吸い込み、１２＝　１３＜　１４となり、出力電圧ｖＯがＬレベルとなる。

このように、電源電圧ｖＣＣが以上にならないと、トランジスタ６がオン状態にならな
いことを利用して、該電源電圧ＶＣＣの電圧低下状態の
検出が行える。

（発明が解決しようとする問題点）しかしながら、上記構成の回路では、次のような問題点
があった。

トランジスタ６がオン状、ｊ、ｊｉとなる電源電圧ｖＣ
Ｃは、各トランジスタ１６〜１８のベース１１５フフ間
電圧Ｖｂｅ４における温度係数（約−２＋＋＋マ／℃）
の３倍（約−６Ｉｌマ／’０）の温度係数持つ。そのた
め、電源電圧ＶＣＣの範囲を正確、かつ温度に対して安
定に感知することができなかった。また、ヒステリシス
特性を持たないため、電源電圧ｖＣＣが。

に近いレベル（感知レベル）の時は、出力用トランジス
タ６がオン、オフを繰り返してチャタリングが発生する
という問題点があった。

本発明は、前記従来技術が持っていた問題点として、電
源電圧の範囲の検出が温度に対して不安定である点と、
電源電圧が感知レベルにある時に出力にチャタリングが
発生する点について解決したパワーセンス回路を提供す
るものである。

（問題点を解決するための手段）本発明は前記問題点を解決するために、パワーセンス回
路を少なくとも、電源電圧が印加される第１および第２
のトランジスタを右するカレントミラー回路と、前記第
１および第２のトランジスタにそれぞれ直列接続された
第３および第４のトランジスタを有する比較回路と、こ
の比較回路に直列接続された抵抗と、前記′１ｕ源電圧
を分圧してその電圧を制御電圧として前記第３および第
４のトランジスタにケえる分圧回路と、前記第２と第４
のトランジスタの接続点における電圧で制御される電源
電流を前記第３のトランジスタに帰還する第５のトラン
ジスタと、前記接続点における電圧で制御される電源電
流を出力する第６のトランジスタとで構成する。しかも
、前記第４のトランジスタは、前記第３のトランジスタ
よりも小さな電極面積を持つようにしたものである。

（作　用）本発明によれば、以上のようにパワーセンス回路を構成
したので、第４のトランジスタと抵抗は、電源電圧に対
する基準電圧を生成し、また第５のトランジスタは該基
準電圧に対してヒステリシス特性を持たせるように働く
。これにより、感知レベルに対する温度依存性の減少と
、チャタリングの抑制が行える。従って前記問題点を除
去できるのである。

（実施例）第１図は本発明の第１の実施例を示すパワーセンス回路
の回路図である。

このパワーセンス回路は、カレントミラー回路３１、比
較回路３２．抵抗３３，３４、電源電圧分圧回路３５、
帰還用ＰＮＰ　）ランジスタ３６、及び出力用ＰＮＰ　
）ランジスタ３７を備えている。

カレントミラー回路３１は、ベースを共通に接続した一
対のＰＮＰ　トランジスタ（第１．第２のトランジスタ
）　４１．４２を有し、それらの各エミッタに電源電圧
ｖＣＣが印加されると共に、それらの各コレクタが比較
回路３２に接続されている。また、トランジスタ４１の
ベース・コレクタはダイオード接続されている。従って
トランジスタ４１．４２はそれぞれ同じ値のコレクタ電
流を比較回路３２に供給するように働く。

比較回路３２は、ベースを共通に接続した一対のＮＰＮ
　）ランジスタ（第３．第４のトランジスタ）４３．４
４を有し、それらの各コレクタがトランジスタ４１．４
２の各コレクタにそれぞれ接続されると共に、それらの
各エミッタが抵抗３３を介して相互に接続されている。

トランジスタ４３のエミッタ面積は、トランジスタ４４
のエミッタ面積に対して例えば８倍の大きさである。ま
た、トランジスタ４４のエミッタと抵抗３３との接続点
は、抵抗３４を介して接地されている。抵抗３４の抵抗
値Ｒ３４は、抵抗３３の抵抗値Ｒ３４の例えば５．５倍
の大きさを持っており、該抵抗３４とトランジスタ４４
のベース舎エミッタ間電圧Ｖｂｅ４４とでトランジスタ
３６．３７がオンしはじめる電源電圧ｖＣＣの基準電圧
ｖｔｈを決定する。

分圧回路３５は、電源と大地間に直夕哩接続された抵抗
４５．４６で構成され、その抵抗４５．４８間がトラン
ジスタ４３．４４の各ベースに接続されている。

帰還用のＰＮＰ　トランジスタ（第５のトランジスタ）
３６は、そのエミッタに電源電圧ｖＣＣが印加されると
共に、そのベースがトランジスタ４２のコレクタ側に、
そのコレクタがトランジスタ４３のエミッタ側にそれぞ
れ接続されている。このトランジスタ３Ｂは、電源電流
をトランジスタ４３のエミッタへ正帰還する機能を持つ
、また、出力用トランジスタ３７は、そのベースがトラ
ンジスタ３Ｂのベースと共通接続され、そのエミッタに
供給される電源電流を制御してコレクタから出力電圧ｖ
Ｏを出力する。

なお、第１図において、１１１はトランジスタ４１のエ
ミッタ電流、１１２はトランジスタ４２のエミッタ電流
、１１３はトランジスタ４３のコレクタ電流、Ｉ１４は
ｌ・ランジスタ４４のコレクタ電流、ＶＢは抵抗４５．
４８間電圧である。

次に動作について説明する。

（１）電源電圧ＶＣＣが低い時分圧回路３５の電圧ＶＢ、すなわちトランジスタ４３．
４４のベース電位も低いため、トランジスタ４３のコレ
クタ電流！１Ｇはトランジスタ４４のコレクタ電流１１
４よりも多く流れる。そのため、トランジスタ４２はコ
レクタ電流１１４を多く流すように働〈ので、該トラン
ジスタ４２のコレクタ電位が高くなる。すると、トラン
ジスタ３６．３７はオフ状ｒｕ’、を維持し、出力電圧
ｖＯがＬレベルとなる。

（２）電源電圧ＶＣＣが上昇する時電源電圧ｖＣＣが上り、各トランジスタ４３．４４のコ
レクタ電流１１３と【１４が等しくなった時から、トラ
ンジスタ３Ｅｉ、３７がオンし、出力電圧ｖＯがＨレベ
ルとなる。

ここで、１１３　＝　１１４（＝　Ｉｃ）　ノとき、ト
ランジスタ４３のベース・エミッタ間電圧Ｖｂｅ４３、
　トランジスタ４４のベース・エミッタ間電圧Ｖｂｅ４
４、　及びコレクタ電ＰｉＬＩＣは、次式のようになる
。

Ｖｂｅ４３　＝　Ｖｂｅ４４　＋　Ｉｃ　＠Ｒ３３（ｒ
ｉシ、）ランジスタ４３のエミッタ面枯はトランジスタ
４４のエミ・ンタ面積の８倍であり、またＲ３３は抵抗
３３の抵抗値、Ｉｓはトランジスタ４３．４４の逆方向
飽和電流を表わしている。

そして抵抗３４にはトランジスタ４３および４４の両方
のコレクタ電流１１３，１１４　（＝Ｉｃ）が流れ込む
から、抵抗３３と３４の接続点の電圧ＶＣは、ＶＣ＝Ｒ
３３・２ａＩＣ但し、Ｒ３３；抵抗３３の抵抗値Ｒ３４；抵抗３４ノ抵抗４＋６となる。ここで、　Ｒ３４／Ｒ３３＝５．５とすると、
ＶＣ＝２・５．５・０．０２６・Ｌｎ８＝　ｏ、ｅｖなる。つまり、トランジスタ４４のベース電位が０．８
Ｖ＋　Ｖｂｅ４４但し、Ｖｂｅ４４　；　Ｉ・ランジメタ４４０ベース・
エミッタ間電圧に達すると、トランジスタ４３と４４のコレクタ電流１
１３．１１４が等しくなり、トランジスタ３６．３７が
オンする。

トランジスタ４４のベース電位は１．２Ｖ程度で、トラ
ンジスタ３８．３７がオンしはじめる電源電圧ｖＣＣの
基準電圧ｖｔｈはほぼ次式のようになる。

Ｒ４８；抵抗４６の抵抗値この式において、抵抗３３．３４間の電圧ｖｃ（＝ｏ、
ｅｖ）と、トランジスタ４４のベース・エミッタ間電圧
Ｖｂｅ４４との各温度係数は、その絶対値においてほぼ
等しく正負逆であり、それらが相殺されるため、基準電
圧ｖｔｈの温度係数がほぼ零となる。このように基準電
圧ｖｔｈが温度に依存しないため、温度に対して安定し
て、かつ正確に電源電圧ＶＣＣの範囲を感知できる。

また、トランジスタ３６がオンすると、そのコレクタ電
流が抵抗３３に流れる。すると、トランジスタ４３のエ
ミッタ電位が上昇してそのトランジスタ４３のコレクタ
電流１１３が急激に減少し、該コレクタ電流ＩＦとＩ１
４　との差がさらに大きくなり、トランジスタ３６．３
７がさらにオン抵抗の小さいオン状態になる。

（３）電源電圧ＶＣＣが低ドする時電源’１ｌｌｉ圧ｖＣＣが低下して基準電圧ｖｔｈにな
っても、トランジスタ３Ｂのコレクタ電流が抵抗３３に
流れてトランジスタ４３のエミッタ電位を上げているた
め、コレクタ電流１１４はコレクタ電流１１３よりも多
く流れている。そのため、トランジスタ３７はオン状態
を保持する。電源電圧ｖｃｃが基準電圧ｖｔｈよりもさ
らに下がったところで、トランジスタ３７はオフ状態と
なる。このように本実施例の回路では、ヒステリシスを
有する動作を行うため、電源電圧ｖＣＣが感知レベルに
あっても、従来のようにチャタリングが起きず、それに
よって他の回路へのチャタリングノイズの悪影響を防ｔ
ｈできる。

第３図は本発明の第２の実施例を示すパワーセンス回路
の回路図である。なお、第１図中の要素と同一の要素に
は同一の符号が付されている。

第１図の回路では、トランジスタ３６がオンすると、ト
ランジスタ４３のエミ、り電圧は、該トランジスタ３６
のベース・エミッタ間電圧をＶｂｅ３Ｅｉとすると、ＶＣＣ−Ｖｂｅ３Ｂとなる。そのため、トランジスタ３６の温度係数が影響
し、電源電圧ＶＣＣが低下したときの判定が温度により
わずかにばらつくおそれがある。そこで、第３図では、
トランジスタ３６のコレクタを抵抗５０を介してトラン
ジスタ４３のベース側に接続している。このようにすれ
ば、電源電圧ｖＣＣの範囲を感知する際の温度に対する
安定性がさらに良くなる。

また、トランジスタ３６がオンすると、分圧回路３５の
電圧ＶＢは、から、但し、　　Ｒ５０；抵抗５０の抵抗値に移動するため、第１の実施例と同様に、ヒステリシス
を有する動作を行う。

なお、Ｌ記第１．第２実施例において、パワーセンス回
路を構成する各トランジスタはＰＮＰ型をＮＰＮ型に、
ＮＰＮ型をＰＮＰ型に変える等、種々の変形が可能であ
る。

（発明の効果）以上詳細に説明したように、本発明によれば、第４のト
ランジスタと抵抗で基準電圧を生成し、第５のトランジ
スタを流れる電流を第３のトランジスタ側へ帰還するよ
うにしたので、温度に対して安定して、かつ正確に電源
電圧の範囲を感知でき、しかもヒステリシス特性を持つ
ために、チャタリングの発生を防止できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すパワーセンス回路
の回路図、第２図は従来のパワーセンス回路の回路図、
第３図は本発明の第２の実施例を示すパワーセンス回路
の回路図である。３１・・・・・・カレン！・ミラー回路、３２・・・・
・・比較回路。３３．３４・・・・・・抵抗、３５・・・・・・分圧回
路、３Ｇ、！？・・・・・・第５．第６のトランジスタ
、　４１，４２，４３．４４・・・・・・第１．第２．
第３．第４のトランジスタ、ＶＣＣ・・・・・・電源電
圧、ｖＯ・・・・・・出力電圧。出願人代理人　　　柿　　本　　恭　　成本臂明のＪＹ
ワー七ンス回路慨１図ｊ；刀しントミラー回路従来のノＶワー七シス回路負気　２図鬼３図

Claims

【特許請求の範囲】電源電圧が印加される第１および第２のトランジスタを
有するカレントミラー回路と、前記第１のトランジスタに直列接続された第３のトランジスタ、及び前記第２のトランジスタに直
列接続され該第３のトランジスタよりも小さな電極面積
を持つ第４のトランジスタを有する比較回路と、この比較回路に直列接続された抵抗と、前記電源電圧を分圧してその電圧を制御電圧として前記
第３および第４のトランジスタに与える分圧回路と、前記第２と第４のトランジスタの接続点における電圧で
制御される電源電流を前記第３のトランジスタに帰還す
る第５のトランジスタと、前記接続点における電圧で制御される電源電流を出力す
る第６のトランジスタとを備えたことを特徴とするパワ
ーセンス回路。