JPS62162157A - プログラムロ−デイング方式 - Google Patents
プログラムロ−デイング方式Info
- Publication number
- JPS62162157A JPS62162157A JP332886A JP332886A JPS62162157A JP S62162157 A JPS62162157 A JP S62162157A JP 332886 A JP332886 A JP 332886A JP 332886 A JP332886 A JP 332886A JP S62162157 A JPS62162157 A JP S62162157A
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- Japan
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- program
- input
- loading
- ioc
- output interface
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は中央処理装置と、主記憶部と、入出力装置又
は回線インタフェースを制御する複数の入出力インタフ
ェース制御部を有する情報処理装置において入出力イン
タフェース部のプロセッサが処理するプログラムを入出
力インタフェース部にロードするプログラムローディン
グ方式に関するものである。
は回線インタフェースを制御する複数の入出力インタフ
ェース制御部を有する情報処理装置において入出力イン
タフェース部のプロセッサが処理するプログラムを入出
力インタフェース部にロードするプログラムローディン
グ方式に関するものである。
最近の情報処理装置は、効率的な処理の分散化が求めら
バておシ、各処理に適合した入出力装置が配置されてい
る。この種の入出力装置を制御する入出力インタフェー
ス制御部の各プロセッサが処理するプログラムをローデ
ィングするには、従来においてはそのプログラムはプロ
グラムロード用入出力装置からその入出力インタフェー
ス制御部を経て、一旦主記憶部に転送され、その後、そ
の主記憶部から各入出力インタフェース制御部のプロセ
ッサが所有している記憶部（ローカルメモリ）に転送さ
れていた。
バておシ、各処理に適合した入出力装置が配置されてい
る。この種の入出力装置を制御する入出力インタフェー
ス制御部の各プロセッサが処理するプログラムをローデ
ィングするには、従来においてはそのプログラムはプロ
グラムロード用入出力装置からその入出力インタフェー
ス制御部を経て、一旦主記憶部に転送され、その後、そ
の主記憶部から各入出力インタフェース制御部のプロセ
ッサが所有している記憶部（ローカルメモリ）に転送さ
れていた。
上述した従来のプログラムローディング方式は、一旦主
記憶部を介して、分散化された各入出力インタフェース
制御部の記憶部にプログラムをロードしていたため、分
散化処理システムのシステム立上げ時間が増大するとい
う欠点があった。
記憶部を介して、分散化された各入出力インタフェース
制御部の記憶部にプログラムをロードしていたため、分
散化処理システムのシステム立上げ時間が増大するとい
う欠点があった。
この発明のプログラムローディング方式は、複数の入出
力インタフェース制御部を接続するシステムバスを有し
、中央処理装置からの指示にもとすき、前記入出力イン
タフェース制御部中のプログラムロード用入出力装置を
制御する入出力インタフェース制御部から他の入出力イ
ンタフェース制御部の記憶部にプログラムをロードする
手段、即ち主記憶部を介さずに直接入出力インタフェー
ス制御部間でのデータ転送手段を有している。
力インタフェース制御部を接続するシステムバスを有し
、中央処理装置からの指示にもとすき、前記入出力イン
タフェース制御部中のプログラムロード用入出力装置を
制御する入出力インタフェース制御部から他の入出力イ
ンタフェース制御部の記憶部にプログラムをロードする
手段、即ち主記憶部を介さずに直接入出力インタフェー
ス制御部間でのデータ転送手段を有している。
次に、この発明について図面を参照して説明する。
第１図はこの発明の一実施例を示すブロック図である。
中央処理装置（ＣＰＵ） １ 、主記憶部（ＭＭ）２、
及びプログラムロード用入出力装置（例としてディスク
又はフロッピィディスク）を制御する入出力インタフェ
ース制御部３はメモリパス１１に接続され、ＣＰＵ １
、入出力インタフェース制御部４、他の入出力インタ
フェース制御部（例えば回線インタフェース制御部）４
＋ 〜４ｎは、システムバス１２に接続されている。入
出力インタフェース制御部３ｆｄプロセツサ３１、ロー
カルメモリ３２をもち、入出力インタフェース制御部４
、〜４ はそれぞれ！ロセノサ４１１〜４１及びローカ
ルメモＩＪ４１２〜４２を備えている。メモリバス１１
ばＣＰＵ １と主記憶部２間、また入出力インタフェー
ス制御部（以下ＩＯＣと記す）３と主記憶部２間の書込
／読出データ転送に使われ、データ線、アドレス線及び
制御線よシなる。システムバス１２はデータ線、アドレ
ス線及び制御線よりなり、ＣＰＵ１と各ＩＯＣ３，４１
〜４ｎとの間の情報送受用及びＩＯＣ３からｌ０Ｃ４１
〜工０Ｃ４ｎへのプログラムロード用に使われる。
及びプログラムロード用入出力装置（例としてディスク
又はフロッピィディスク）を制御する入出力インタフェ
ース制御部３はメモリパス１１に接続され、ＣＰＵ １
、入出力インタフェース制御部４、他の入出力インタ
フェース制御部（例えば回線インタフェース制御部）４
＋ 〜４ｎは、システムバス１２に接続されている。入
出力インタフェース制御部３ｆｄプロセツサ３１、ロー
カルメモリ３２をもち、入出力インタフェース制御部４
、〜４ はそれぞれ！ロセノサ４１１〜４１及びローカ
ルメモＩＪ４１２〜４２を備えている。メモリバス１１
ばＣＰＵ １と主記憶部２間、また入出力インタフェー
ス制御部（以下ＩＯＣと記す）３と主記憶部２間の書込
／読出データ転送に使われ、データ線、アドレス線及び
制御線よシなる。システムバス１２はデータ線、アドレ
ス線及び制御線よりなり、ＣＰＵ１と各ＩＯＣ３，４１
〜４ｎとの間の情報送受用及びＩＯＣ３からｌ０Ｃ４１
〜工０Ｃ４ｎへのプログラムロード用に使われる。
以下、第１図に基づいてこの発明のプログラムロード方
式の動作説明を行う。
式の動作説明を行う。
システムの電源ｔＯＮにした後、通常各グロセノサ部の
自己診断が終了すると、ＣＰＵ １はＩＯＣ３に対しシ
ステムバス１２を介して、プログラムロード用のプログ
ラムを読込む指令を送出する。このとき主記憶部２への
書込アドレス及び転送バイト数々どがＩＯＣ３へ送られ
る。
自己診断が終了すると、ＣＰＵ １はＩＯＣ３に対しシ
ステムバス１２を介して、プログラムロード用のプログ
ラムを読込む指令を送出する。このとき主記憶部２への
書込アドレス及び転送バイト数々どがＩＯＣ３へ送られ
る。
ＩＯＣ３はメモリバス１１を介してＤＭＡ転送によｐ主
記憶部２に上記プログラムロード用プログラムを書込む
。この時点まではＣＰＵ １もＩＯＣ３もＲＯＭに格納
されたプログラムが走行する。プログラムロード用プロ
グラム（以下ＰＬＰと記す）が読込まれた後はそのＰＬ
ＰによりＯ８、各ＩＯＣ用プログラム等が、ディスク又
はフロッピィディスクなどのプログラムロード用入出力
装置（以下デバイスと記す）から読み込まれる。
記憶部２に上記プログラムロード用プログラムを書込む
。この時点まではＣＰＵ １もＩＯＣ３もＲＯＭに格納
されたプログラムが走行する。プログラムロード用プロ
グラム（以下ＰＬＰと記す）が読込まれた後はそのＰＬ
ＰによりＯ８、各ＩＯＣ用プログラム等が、ディスク又
はフロッピィディスクなどのプログラムロード用入出力
装置（以下デバイスと記す）から読み込まれる。
各ＩＯＣ４、〜４ｎへのプログラムロードは以下の様に
なる。
なる。
ＣＰＵ １はＩＯＣ３に対してプログラム送出光ＩＯＣ
を識別するための、ＩＯＣ同定用アドレス及び転送バイ
ト数、デバイスに対する制御指令等の情報をシステムバ
ス１２を介して送出する。
を識別するための、ＩＯＣ同定用アドレス及び転送バイ
ト数、デバイスに対する制御指令等の情報をシステムバ
ス１２を介して送出する。
ＩＯＣ３はそのデバイスに対して読出し指令を出すと共
にシステムバス１２上にＩＯＣ同定用アドレスを送出す
る。各ｌ００４１〜４ｎは、各自の番号（スイッチ設定
等）と上記同定用アドレスを比較し、一致したところの
ＩＯＣがプログラムロード対象となる。ＩＯＣ３はデバ
イスから読出すプログラムデータをローカルメモリ３２
に書込む一方、順次システムバス１２に送り出し、受は
取る側のＩＯＣは、システムバス１２からデータを取込
み、あらかじめ決められたローカルメモリのアドレスか
ら順次格納される。この様にシステムバス１２を介した
ＩＯＣ３と他ＩＯＣ間のデータ転送はバーストモードで
実行される。
にシステムバス１２上にＩＯＣ同定用アドレスを送出す
る。各ｌ００４１〜４ｎは、各自の番号（スイッチ設定
等）と上記同定用アドレスを比較し、一致したところの
ＩＯＣがプログラムロード対象となる。ＩＯＣ３はデバ
イスから読出すプログラムデータをローカルメモリ３２
に書込む一方、順次システムバス１２に送り出し、受は
取る側のＩＯＣは、システムバス１２からデータを取込
み、あらかじめ決められたローカルメモリのアドレスか
ら順次格納される。この様にシステムバス１２を介した
ＩＯＣ３と他ＩＯＣ間のデータ転送はバーストモードで
実行される。
そのデータ転送のタイムチャートを第２図に示す。すな
わち、第２図Ａに示すようにプログラム転送中はＩＯＣ
３から他のＩＯＣへ同定用アドレスが送出され、第２図
Ｂに示すように送出ストローブをＩＯＣ３から他のＩＯ
Ｃへ送出すると共に第２図Ｅに示すように１バイトのデ
ータが送出され、その他のＩＯＣが第２図Ｃに示すよう
にストローブを受信すると、受信ストローブをＩＯＣ３
へ送出し、その受信ストローブをＩＯＣ３が受信して送
出ストローブの送信を停止する、その停止により受信ス
トローブの送出も停止し、これと同時に送出データを自
己のローカルメモリに送出データを書込むストローブを
第２図Ｆに示すように発生してそのデータの取込みを行
い、その後、第２図Ｇに示すようにそのローカルメモリ
のアドレスカウンタの内容を１歩進させる。このように
して１パイトスつプログラムデータの転送が行われ、Ｉ
ＯＣ３は指定された転送バイト数のプログラムデータの
転送を終了すると、最終ストローブを第２図りに示すよ
うにその他のＩＯＣへ送り、データの転送が終了する。
わち、第２図Ａに示すようにプログラム転送中はＩＯＣ
３から他のＩＯＣへ同定用アドレスが送出され、第２図
Ｂに示すように送出ストローブをＩＯＣ３から他のＩＯ
Ｃへ送出すると共に第２図Ｅに示すように１バイトのデ
ータが送出され、その他のＩＯＣが第２図Ｃに示すよう
にストローブを受信すると、受信ストローブをＩＯＣ３
へ送出し、その受信ストローブをＩＯＣ３が受信して送
出ストローブの送信を停止する、その停止により受信ス
トローブの送出も停止し、これと同時に送出データを自
己のローカルメモリに送出データを書込むストローブを
第２図Ｆに示すように発生してそのデータの取込みを行
い、その後、第２図Ｇに示すようにそのローカルメモリ
のアドレスカウンタの内容を１歩進させる。このように
して１パイトスつプログラムデータの転送が行われ、Ｉ
ＯＣ３は指定された転送バイト数のプログラムデータの
転送を終了すると、最終ストローブを第２図りに示すよ
うにその他のＩＯＣへ送り、データの転送が終了する。
尚、上記転送方式のハードウェアについての実現は容易
であり説明は省略する。あるＩＯＣに対するプログラム
ロードが終了すると、ＣＰＵ１はｌ０Ｃ３に対して他の
ＩＯＣに対するプログラムロード指令を上記の同様の手
順で実行する。
であり説明は省略する。あるＩＯＣに対するプログラム
ロードが終了すると、ＣＰＵ１はｌ０Ｃ３に対して他の
ＩＯＣに対するプログラムロード指令を上記の同様の手
順で実行する。
以上説明したようにこの発明は、プログラムロード用入
出力装置を制御する入出力インタフェース装置３から、
システムバス１２を介して、他の入出力インタフェース
制御部にプログラムをロードすることにより分散処理シ
ステムにおけるシステム立上げ時間を大幅に短縮できる
効果がある。
出力装置を制御する入出力インタフェース装置３から、
システムバス１２を介して、他の入出力インタフェース
制御部にプログラムをロードすることにより分散処理シ
ステムにおけるシステム立上げ時間を大幅に短縮できる
効果がある。
第１図はこの発明の一実施例を示すブロック図、第２図
は、この発明の入出力インタフェース制御部間のデータ
転送のタイムチャートである。 １：中央処理装置（ＣＰＵ）、２：主記憶部（ＭＭ）、
３ニブログラムロード用入出力装置の入出力インタフェ
ース制御部、４１〜４ｎ：回線インタフェース制御部な
どの他の入出力インタフェース制御部、３１，４１１〜
４ｎ１：プロセッサ、３２゜４１２〜４ｎ２：ローカル
メモリ、１１：メモリバス、１２ニジステムバス。
は、この発明の入出力インタフェース制御部間のデータ
転送のタイムチャートである。 １：中央処理装置（ＣＰＵ）、２：主記憶部（ＭＭ）、
３ニブログラムロード用入出力装置の入出力インタフェ
ース制御部、４１〜４ｎ：回線インタフェース制御部な
どの他の入出力インタフェース制御部、３１，４１１〜
４ｎ１：プロセッサ、３２゜４１２〜４ｎ２：ローカル
メモリ、１１：メモリバス、１２ニジステムバス。
Claims (1)
- （１）中央処理装置と、主記憶部と、入出力装置を制御
する複数の入出力インタフェース制御部とを有する情報
処理装置において、 前記中央処理装置、前記複数の入出力インターフェース
制御部が接続されたシステムバスと、前記中央処理装置
からの指示にもとづき、前記入出力インタフェース装置
中のプログラムロード用入出力装置を制御する入出力イ
ンタフェース制御部が、前記主記憶部を介することなく
前記システムバスを介し他の入出力インタフェース制御
部にプログラムをロードする手段とを有することを特徴
とするプログラムローディング方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP332886A JPS62162157A (ja) | 1986-01-10 | 1986-01-10 | プログラムロ−デイング方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP332886A JPS62162157A (ja) | 1986-01-10 | 1986-01-10 | プログラムロ−デイング方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62162157A true JPS62162157A (ja) | 1987-07-18 |
Family
ID=11554284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP332886A Pending JPS62162157A (ja) | 1986-01-10 | 1986-01-10 | プログラムロ−デイング方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62162157A (ja) |
-
1986
- 1986-01-10 JP JP332886A patent/JPS62162157A/ja active Pending
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