JPS62151957A - メモリアドレス装置 - Google Patents
メモリアドレス装置Info
- Publication number
- JPS62151957A JPS62151957A JP29524485A JP29524485A JPS62151957A JP S62151957 A JPS62151957 A JP S62151957A JP 29524485 A JP29524485 A JP 29524485A JP 29524485 A JP29524485 A JP 29524485A JP S62151957 A JPS62151957 A JP S62151957A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- mode
- memory device
- address
- bank
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は計算機システムのメモリ装置のアドレス指定を
行なうメモリアドレス装置に関するものである。
行なうメモリアドレス装置に関するものである。
従来の技術
従来のメモリアドレス装置として、バス上のアドレスを
拡張する方法としてバンク方式がある。
拡張する方法としてバンク方式がある。
第３図はこの従来のバンク方式を示す図であり、１はバ
ンクレジスタ、２はバス」二のアドレス、３はメモリ装
置に供給するメモリアドレスである。
ンクレジスタ、２はバス」二のアドレス、３はメモリ装
置に供給するメモリアドレスである。
２ ＡＩ 。
このようにバンクレジスタ１の内容をバス」二のアドレ
ス２の上位に付加するとバス側から見たメモリの構成は
第４図に示すように各バンクが同一アドレスに配置され
る。
ス２の上位に付加するとバス側から見たメモリの構成は
第４図に示すように各バンクが同一アドレスに配置され
る。
従来のバンク方式は中央処理装置のアドレス能力を越え
てメモリを実装する必要があるとき採用される方法であ
る。
てメモリを実装する必要があるとき採用される方法であ
る。
発明が解決しようとする問題点
最近、マイクロプロセッサの処理能力の向」二に伴いそ
のアドレス指定能力も増大している。中にはメガバイト
からギガバイトのアドレス指定能力を持つものも現われ
ている。しかし、従来の機秤との互換性を保つためにア
ドレス指定能力の低い従来のモードとアドレス指定能力
の高い本来のモードの両モードを持つマイクロプロセッ
サが一般に良く使用されている【例：インテル社 ８０
２ ｓ ｅ ）。
のアドレス指定能力も増大している。中にはメガバイト
からギガバイトのアドレス指定能力を持つものも現われ
ている。しかし、従来の機秤との互換性を保つためにア
ドレス指定能力の低い従来のモードとアドレス指定能力
の高い本来のモードの両モードを持つマイクロプロセッ
サが一般に良く使用されている【例：インテル社 ８０
２ ｓ ｅ ）。
両モードを同じバー・ドウエア」二で使用するとき、ア
ドレス指定能力の高い本来のモードでは全領域のアドレ
ス指定が可能であったメモリ装置もアドレス能力の低い
従来のモードに移行したとき、メ３ベージ モリ装置の全領域をアドレス指定出来ない場合がある。
ドレス指定能力の高い本来のモードでは全領域のアドレ
ス指定が可能であったメモリ装置もアドレス能力の低い
従来のモードに移行したとき、メ３ベージ モリ装置の全領域をアドレス指定出来ない場合がある。
そのとき、メモリ装置をバンク構成にすれば、アドレス
能力の低いモードのときもアドレス空間内にメモリ装置
を配置することが出来る。
能力の低いモードのときもアドレス空間内にメモリ装置
を配置することが出来る。
しかしながら、従来のようなバンク方式ではアドレス能
力の高い本来のモードに移行したときメモリ装置はバン
ク構成のｉｔで、アドレス能力の高いマイクロプロセッ
サの本来の能力を発揮出来ないという問題点を有してい
た。
力の高い本来のモードに移行したときメモリ装置はバン
ク構成のｉｔで、アドレス能力の高いマイクロプロセッ
サの本来の能力を発揮出来ないという問題点を有してい
た。
本発明はかかる点に鑑み、モード信号によシメモリ装置
が通常の線形のメモリ構成にもバンク構成にも切り換わ
ることを可能とするメモリアドレス装置を提供すること
を目的とする○ 問題点を解決するための手段 本発明は、バンク番号を記憶するバンクレジスタと、バ
ンクレジスタの出力とバス上のアドレス信号の一部とを
モード信号に従って切シ換え、メモリ装置に対してメモ
リアドレスを供給するマルチプレクサを備えたメモリア
ドレス装置である。
が通常の線形のメモリ構成にもバンク構成にも切り換わ
ることを可能とするメモリアドレス装置を提供すること
を目的とする○ 問題点を解決するための手段 本発明は、バンク番号を記憶するバンクレジスタと、バ
ンクレジスタの出力とバス上のアドレス信号の一部とを
モード信号に従って切シ換え、メモリ装置に対してメモ
リアドレスを供給するマルチプレクサを備えたメモリア
ドレス装置である。
作 用
本発明は前記した構成により、モー ド信−シじに従っ
てバンクレジスタの出力とバス上のアドレスを切り換え
メモリ装置へのアドレスとする。バンクレジスタの内容
がメモリ装置へ送られ／ことき←１、バンク構成となり
、バス上のアドレスがメモリ装置へ送られたときは線形
のメモリ構成となる。
てバンクレジスタの出力とバス上のアドレスを切り換え
メモリ装置へのアドレスとする。バンクレジスタの内容
がメモリ装置へ送られ／ことき←１、バンク構成となり
、バス上のアドレスがメモリ装置へ送られたときは線形
のメモリ構成となる。
実施例
第１図は本発明の一実施例におけるメモリアドレス装置
の構成図を示すものである。第１図において、１０はバ
ンク番号を記憶するバンクレジスタ、１１はマイクロプ
ロセッサのアドレス能力の高いモードでのみ使用される
バス」二のアドレス信号、１２はアドレス信号１１とバ
ンクレジスタ１゜の出力を切り換えメモリ装置に対して
メモリアドレスの一部を出力するマルチプレクサ、１３
はマイクロプロセッサのアドレス能力の違いに」＝リモ
ート信号、１４はメモリ装置に送られるメモリアドレス
の一部である。その他のメモリアドレスはマイクロプロ
セッサのアドレス能力の低いモードのときに使用される
バス」二のアドレス信号がその５ページ まま使用される。
の構成図を示すものである。第１図において、１０はバ
ンク番号を記憶するバンクレジスタ、１１はマイクロプ
ロセッサのアドレス能力の高いモードでのみ使用される
バス」二のアドレス信号、１２はアドレス信号１１とバ
ンクレジスタ１゜の出力を切り換えメモリ装置に対して
メモリアドレスの一部を出力するマルチプレクサ、１３
はマイクロプロセッサのアドレス能力の違いに」＝リモ
ート信号、１４はメモリ装置に送られるメモリアドレス
の一部である。その他のメモリアドレスはマイクロプロ
セッサのアドレス能力の低いモードのときに使用される
バス」二のアドレス信号がその５ページ まま使用される。
以上のように構成された本実施例のメモリアドレス装置
についてその動作を説明する。
についてその動作を説明する。
モード信号１３がマイクロプロセッサのアドレス能力の
高いモードを示すとき、バス上のアドレス信号がマルチ
プレクサ１２によってそのままメモリ装置へ送られる。
高いモードを示すとき、バス上のアドレス信号がマルチ
プレクサ１２によってそのままメモリ装置へ送られる。
このときメモリ装置は線形の連続するメモリ構成となる
。モード信号１３がマイクロプロセッサのアドレス能力
の低いモードを示すとき、マルチプレクサ１２によって
バンクレジスタ１０の内容がメモリ装置に対して送られ
る。以上の動作によりアドレス能力が低いモードのとき
使用されないバス上のアドレス信号の代シにバンクレジ
スタ１ｏの内容がメモリ装置へ送られる。第２図にモー
ドの違いによるメモリ構成の違いを示す。２０はアドレ
ス能力が低いモードのときのメモリ構成、２１はアドレ
ス能力が高い早−ドのときのメモリ構成、２２はアドレ
ス能力が低いモードのときのメモリ空間、２３はアドレ
ス能力が高いモードのときのメモリ空間を示す。アロ５
、− ドレス能力が高いモードのときは各バンクがマイクロプ
ロセッサが直接参照出来る連続領域に配置される。
。モード信号１３がマイクロプロセッサのアドレス能力
の低いモードを示すとき、マルチプレクサ１２によって
バンクレジスタ１０の内容がメモリ装置に対して送られ
る。以上の動作によりアドレス能力が低いモードのとき
使用されないバス上のアドレス信号の代シにバンクレジ
スタ１ｏの内容がメモリ装置へ送られる。第２図にモー
ドの違いによるメモリ構成の違いを示す。２０はアドレ
ス能力が低いモードのときのメモリ構成、２１はアドレ
ス能力が高い早−ドのときのメモリ構成、２２はアドレ
ス能力が低いモードのときのメモリ空間、２３はアドレ
ス能力が高いモードのときのメモリ空間を示す。アロ５
、− ドレス能力が高いモードのときは各バンクがマイクロプ
ロセッサが直接参照出来る連続領域に配置される。
このような構成のメモリアドレス装置を用いることによ
り、アドレス能力が異なる２つのモードをもつマイクロ
プロセッサの各々のモードにおいて、大容量のメモリ装
置を最適な形で実装することが出来、各々のモード間の
移行も容易に行なうことが出来る。
り、アドレス能力が異なる２つのモードをもつマイクロ
プロセッサの各々のモードにおいて、大容量のメモリ装
置を最適な形で実装することが出来、各々のモード間の
移行も容易に行なうことが出来る。
なお、モード信号１３はマイクロプロセッサによってセ
ット及びリセットされるフリップフロップ等を利用する
ことが出来る。マイクロプロセッサのアドレス能力のモ
ードに応じてこの７リツプフロツプをセント及びリセッ
トすれば良い。
ット及びリセットされるフリップフロップ等を利用する
ことが出来る。マイクロプロセッサのアドレス能力のモ
ードに応じてこの７リツプフロツプをセント及びリセッ
トすれば良い。
発明の詳細
な説明したように、本発明によればマイクロプロセッサ
のアドレス能力が低いモードのときはメモリ装置をバン
ク構成として使用し、従来のソフトウェアとの互換性を
保ちつつ大容量のメモリ装置を少いメモリ空間に納める
ことを可能にする。
のアドレス能力が低いモードのときはメモリ装置をバン
ク構成として使用し、従来のソフトウェアとの互換性を
保ちつつ大容量のメモリ装置を少いメモリ空間に納める
ことを可能にする。
７ベー７′
寸だアドレス能力の高いモードのときはマイクロプロセ
ッサから参照が容易な連続アドレス空間にメモリ装置を
配置することが出来る。これによシシステムの柔軟性が
増すと同時に、従来のソフトウェアを新しいアドレス能
力の高い本来のモードへの移行を容易にすることが出来
る等、本発明の実用的効果は大きい。
ッサから参照が容易な連続アドレス空間にメモリ装置を
配置することが出来る。これによシシステムの柔軟性が
増すと同時に、従来のソフトウェアを新しいアドレス能
力の高い本来のモードへの移行を容易にすることが出来
る等、本発明の実用的効果は大きい。
第１図は本発明における一実施例のメモリアドレス装置
の構成図、第２図はメモリ構成のモードによる違いの説
明図、第３図は従来のバンク方式によるメモリアドレス
装置の構成図、第４図は従来のバンク方式を用いたとき
のバスから見たメモリ装置の構成図である。 １０・・・・・・バンクレジスタ、１２・・・・・・マ
ルチプレクサ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 −「
の構成図、第２図はメモリ構成のモードによる違いの説
明図、第３図は従来のバンク方式によるメモリアドレス
装置の構成図、第４図は従来のバンク方式を用いたとき
のバスから見たメモリ装置の構成図である。 １０・・・・・・バンクレジスタ、１２・・・・・・マ
ルチプレクサ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 −「
Claims (1)
- バンク番号を記憶するバンクレジスタと、前記バンクレ
ジスタの出力とバス上のアドレス信号の一部とをモード
信号に従って切り換え、メモリ装置に対してメモリアド
レスを供給するマルチプレクサを備えたことを特徴とす
るメモリアドレス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29524485A JPS62151957A (ja) | 1985-12-25 | 1985-12-25 | メモリアドレス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29524485A JPS62151957A (ja) | 1985-12-25 | 1985-12-25 | メモリアドレス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62151957A true JPS62151957A (ja) | 1987-07-06 |
Family
ID=17818078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29524485A Pending JPS62151957A (ja) | 1985-12-25 | 1985-12-25 | メモリアドレス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62151957A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9720879B2 (en) | 2010-01-27 | 2017-08-01 | Cypress Semiconductor Corporation | Reconfigurable circuit having rows of a matrix of registers connected to corresponding ports and a semiconductor integrated circuit |
-
1985
- 1985-12-25 JP JP29524485A patent/JPS62151957A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9720879B2 (en) | 2010-01-27 | 2017-08-01 | Cypress Semiconductor Corporation | Reconfigurable circuit having rows of a matrix of registers connected to corresponding ports and a semiconductor integrated circuit |
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