JPS62149154A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62149154A JPS62149154A JP28989685A JP28989685A JPS62149154A JP S62149154 A JPS62149154 A JP S62149154A JP 28989685 A JP28989685 A JP 28989685A JP 28989685 A JP28989685 A JP 28989685A JP S62149154 A JPS62149154 A JP S62149154A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高速化、高集積化を実現する半導体装置、特に
・ＡＯ８−Ｆ’ＥＴの製造方法に関する。
・ＡＯ８−Ｆ’ＥＴの製造方法に関する。
本発明は、半導体装置、特にＭＯＳ−ＰＥＴの製造方法
において、基板全面に成膜したチタンをゲート電極及び
ソース、ドレイン上で自己整合的シリサイド化するため
の熱処理前にチタン薄膜表面上に窒化チタンを保１ＮＩ
Ｌ［として堆積することによって、非常に反応性の高い
チタンが外気の窒素や酸素などと反応せず、効率的にシ
リサイド化を進行させるようにしたものである。
において、基板全面に成膜したチタンをゲート電極及び
ソース、ドレイン上で自己整合的シリサイド化するため
の熱処理前にチタン薄膜表面上に窒化チタンを保１ＮＩ
Ｌ［として堆積することによって、非常に反応性の高い
チタンが外気の窒素や酸素などと反応せず、効率的にシ
リサイド化を進行させるようにしたものである。
従来のＭＯＳ −ＦＩＴのチタンサリサイドの製造にお
ける熱処理工程においては、チタンが非常に反応性の高
い金属であるため、窒素雰囲気中で熱処理すれば、窒化
チタンが、また、微量の酸素が含まれた雰囲気では酸化
され、チタン酸化物が形成される。その結果、目的とす
るチタンのシリサイド化が効率よく進行せず、形成され
たチタンシリサイドの膜厚はたいへん傅くなってしまう
。
ける熱処理工程においては、チタンが非常に反応性の高
い金属であるため、窒素雰囲気中で熱処理すれば、窒化
チタンが、また、微量の酸素が含まれた雰囲気では酸化
され、チタン酸化物が形成される。その結果、目的とす
るチタンのシリサイド化が効率よく進行せず、形成され
たチタンシリサイドの膜厚はたいへん傅くなってしまう
。
これを回避するために、従来では、真空中における熱処
理、あるいは、外気との反応を妨げるためにモリブデン
の保護膜をチタン表面に形成してから熱処理を行うなど
していた。しかしながら、前者では、雰囲気の注意深い
制御が必要であるし後者では、モリブデンを熱処理後に
剥離する工程が心安となる。
理、あるいは、外気との反応を妨げるためにモリブデン
の保護膜をチタン表面に形成してから熱処理を行うなど
していた。しかしながら、前者では、雰囲気の注意深い
制御が必要であるし後者では、モリブデンを熱処理後に
剥離する工程が心安となる。
［発明が解決しようとする問題点］
’、１０ Ｂ −Ｆ Ｋ Ｔのチタンサリサイドの製造
方法に関しては、数多くの提案がなされ、改良が加えら
れている。何故ならば、チタンは非常に反応性の高い金
属であり、基板のシリコンとチタンでシリサイドを形成
するための熱処理はその際の雰囲気に大きく依存し、そ
の結果、シリサイド化が効率釣行なわれず、酸化あるい
は窒化したり、消失してし筐い、Ｖリプイドが形成でき
ないこともある。
方法に関しては、数多くの提案がなされ、改良が加えら
れている。何故ならば、チタンは非常に反応性の高い金
属であり、基板のシリコンとチタンでシリサイドを形成
するための熱処理はその際の雰囲気に大きく依存し、そ
の結果、シリサイド化が効率釣行なわれず、酸化あるい
は窒化したり、消失してし筐い、Ｖリプイドが形成でき
ないこともある。
上記間頂点′ｆｃ解決するために、本発明の半導体装１
′＃の製造工程では、基板全面に成模し之チタンとゲー
ト電極及びソース、ドレイン上のシリコンとで熱処理に
よってチタンシリサイドを形成する前に外弁と該チタン
とをしゃ断し、外気と該チタンが反応しないように、保
護膜として窒化チタンを堆積することによって、熱処理
時にシリサイド化が効率よく進行し、光分抵抗の小さい
シリサイドが形成できることを特徴としている。
′＃の製造工程では、基板全面に成模し之チタンとゲー
ト電極及びソース、ドレイン上のシリコンとで熱処理に
よってチタンシリサイドを形成する前に外弁と該チタン
とをしゃ断し、外気と該チタンが反応しないように、保
護膜として窒化チタンを堆積することによって、熱処理
時にシリサイド化が効率よく進行し、光分抵抗の小さい
シリサイドが形成できることを特徴としている。
以下に本発明の実施例を図面にもとづいて説明する。第
１図（ａ）〜（ｆ）は、本発明の実施列における半導体
装置の製造工程ｅｆｒ面図である。
１図（ａ）〜（ｆ）は、本発明の実施列における半導体
装置の製造工程ｅｆｒ面図である。
図１−（ａ）において、基板上に素子分離１を形成後、
ゲート酸化膜２及び多結晶シリコンゲート電極３を形成
する。そして、該多結晶シリコンゲート電極をマスクと
して低濃度で不純物を打ち込むことによって、低濃度不
純物拡散層４を形成する。
ゲート酸化膜２及び多結晶シリコンゲート電極３を形成
する。そして、該多結晶シリコンゲート電極をマスクと
して低濃度で不純物を打ち込むことによって、低濃度不
純物拡散層４を形成する。
さらに前記多結晶シリコンゲートを極５のサイドウオー
ルを形成する（図１−（’ｂ））。引き続いてシリコン
基板全面にチタン６をスパッタリングで成膜する（ ’
ｆｉ １−（ｃ） ）。その後同−スバッタリング装嘴
で、すなわち同−真空中内で窒化チタン７をシリコン基
板全面に成膜する（図１−（ｄ））。
ルを形成する（図１−（’ｂ））。引き続いてシリコン
基板全面にチタン６をスパッタリングで成膜する（ ’
ｆｉ １−（ｃ） ）。その後同−スバッタリング装嘴
で、すなわち同−真空中内で窒化チタン７をシリコン基
板全面に成膜する（図１−（ｄ））。
この工程を行うには、２通りの方法がある。
まず第１に前記チタン６を成膜した時のスパッタリング
ターゲットを用いて、同一チャ／バー内で、適当量の窒
素ガスを封入後、スパッタリングを行う方法と、第２と
して、前記チタン６を成膜後、そのチャ／バーと異なる
チャンバー内にあらかじめ用意されていた窒化チタンの
ターゲットを用いて、前記窒１ヒチタン７を成膜する方
法である。
ターゲットを用いて、同一チャ／バー内で、適当量の窒
素ガスを封入後、スパッタリングを行う方法と、第２と
して、前記チタン６を成膜後、そのチャ／バーと異なる
チャンバー内にあらかじめ用意されていた窒化チタンの
ターゲットを用いて、前記窒１ヒチタン７を成膜する方
法である。
同−真空中内で、＠記チタン６を成膜後、引き続き前記
窒化チタン７を成膜することによって、前記チタン６の
表面は外気と接触することがないので、前記チタン６０
表面は、酸化されることなく、清浄に保つことができる
。
窒化チタン７を成膜することによって、前記チタン６の
表面は外気と接触することがないので、前記チタン６０
表面は、酸化されることなく、清浄に保つことができる
。
次に熱処理を行うことにより、前記チタン６はケイ素と
妾触している部分とだけ反応して、すなわち自己整合的
にソース、ドレイン表面及びゲート［極上でシリサイド
化が進行し、図１（ｅ）のようになる。ここで、図１（
ｄ）のように理想的なサリサイドが形成されるのは、前
駅窒化チタン７が前記チタン乙の外気に対する保護１嘆
として働き、チタンの酸化及び窒化を防いでおり、しか
も該窒１ヒチタン７は化学的に安定な化合物であるため
、該窒化チャ／７の内側で進行しているチタンのシリサ
イド化に対して何ら、干渉をしないからである。
妾触している部分とだけ反応して、すなわち自己整合的
にソース、ドレイン表面及びゲート［極上でシリサイド
化が進行し、図１（ｅ）のようになる。ここで、図１（
ｄ）のように理想的なサリサイドが形成されるのは、前
駅窒化チタン７が前記チタン乙の外気に対する保護１嘆
として働き、チタンの酸化及び窒化を防いでおり、しか
も該窒１ヒチタン７は化学的に安定な化合物であるため
、該窒化チャ／７の内側で進行しているチタンのシリサ
イド化に対して何ら、干渉をしないからである。
最後にアンモニア−過酸化水素水−水から成る溶液中に
適当時間浸せば、前記窒化チタン７及びシリサイド化に
寄与しなかった未反応の前記チタン６のみが選択的にエ
ツチングされ図１（ｆ）のようになる。このように、前
記チタン６０保護膜として、窒化チタンを用いることに
よって１選択面ニッチ／グの工程は、１回の工程、１種
類の溶液で終了させることができ、保護膜である窒化チ
タンのエツチング工程を特別に行う必要がない。
適当時間浸せば、前記窒化チタン７及びシリサイド化に
寄与しなかった未反応の前記チタン６のみが選択的にエ
ツチングされ図１（ｆ）のようになる。このように、前
記チタン６０保護膜として、窒化チタンを用いることに
よって１選択面ニッチ／グの工程は、１回の工程、１種
類の溶液で終了させることができ、保護膜である窒化チ
タンのエツチング工程を特別に行う必要がない。
最後にゲート電極及び該丈イドウオールをマスクとして
高濃度で不純４７Ｉを打ち込み、高ｊ度不純物拡散層８
を形成すれば、ソース、ドレイン及ヒゲートＴＩＬ極上
にチタンシリサイドの形成されているＭＯＳ −ＦＥＴ
が裏面できる（図１−（ｇ） ）。
高濃度で不純４７Ｉを打ち込み、高ｊ度不純物拡散層８
を形成すれば、ソース、ドレイン及ヒゲートＴＩＬ極上
にチタンシリサイドの形成されているＭＯＳ −ＦＥＴ
が裏面できる（図１−（ｇ） ）。
以上説明したように、チタン表面上に保護膜として窒化
チタンを形成することによって、熱処理において雰囲気
の影響を与えず、シリサイド化を効率的に進行させるこ
とができる。
チタンを形成することによって、熱処理において雰囲気
の影響を与えず、シリサイド化を効率的に進行させるこ
とができる。
第１％（ａ）〜（ｇ）は、本発明にかかる半導体装置の
製造工程断面図である。 １・・・素子分離 ２・・・ゲート酸化膜 ５・・・多結晶シリコンゲート１１ 燻・・・低濃度不純巳吻拡散ｌ― ５・・・サイドウオール ６・・・チタン ７・・・窒化チタン ８・・・高濃度拡散層 ＋導体装置の發復工五酊命１Δ 第１図
製造工程断面図である。 １・・・素子分離 ２・・・ゲート酸化膜 ５・・・多結晶シリコンゲート１１ 燻・・・低濃度不純巳吻拡散ｌ― ５・・・サイドウオール ６・・・チタン ７・・・窒化チタン ８・・・高濃度拡散層 ＋導体装置の發復工五酊命１Δ 第１図
Claims (1)
- 【特許請求の範囲】 半導体装置のソース、ドレイン及びゲート電極上に自己
整合的にチタンシリサイドを形成する工程、すなわちチ
タンサリサイドを形成する工程において、 （１）前記ゲート電極及び該サイドウォール形成後、基
板全面にチタンを成膜する工程 （２）前記チタン膜表面上に窒化チタンを堆積する工程
、 （３）熱処理によつて前記ゲート電極及び、ソース、ド
レイン上にシリサイドを形成する工程、（４）選択的エ
ッチングによつてサリサイド構造を形成する工程、 以上からなることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28989685A JPS62149154A (ja) | 1985-12-23 | 1985-12-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28989685A JPS62149154A (ja) | 1985-12-23 | 1985-12-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62149154A true JPS62149154A (ja) | 1987-07-03 |
Family
ID=17749167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28989685A Pending JPS62149154A (ja) | 1985-12-23 | 1985-12-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62149154A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01205446A (ja) * | 1988-02-10 | 1989-08-17 | Nec Corp | 半導体装置の製造方法 |
| US6197646B1 (en) | 1993-02-12 | 2001-03-06 | Fujitsu Limited | Manufacture of semiconductor device with salicide electrode |
-
1985
- 1985-12-23 JP JP28989685A patent/JPS62149154A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01205446A (ja) * | 1988-02-10 | 1989-08-17 | Nec Corp | 半導体装置の製造方法 |
| US6197646B1 (en) | 1993-02-12 | 2001-03-06 | Fujitsu Limited | Manufacture of semiconductor device with salicide electrode |
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