JPS62145916A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS62145916A JPS62145916A JP60288137A JP28813785A JPS62145916A JP S62145916 A JPS62145916 A JP S62145916A JP 60288137 A JP60288137 A JP 60288137A JP 28813785 A JP28813785 A JP 28813785A JP S62145916 A JPS62145916 A JP S62145916A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- mosfet
- channel
- output
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明に、ｐチャネル電界効果トランジスタとｎチャ
ネル電界効果トランジスタから構成される相補型電界効
果半導体集積回路に係り、特にその出力段部にオープン
ドレイン型の出力トランジスタを有する半導体集積回路
に関するものである。
ネル電界効果トランジスタから構成される相補型電界効
果半導体集積回路に係り、特にその出力段部にオープン
ドレイン型の出力トランジスタを有する半導体集積回路
に関するものである。
第４図は従来の半導体集積回路を示す出力段部の回路構
成図でるる。同図において、８は外部出力端子、７はド
レインが外部出力端子８に、ゲートが接点５に、ソース
が第一のｖＬ電源にそれぞれ接続されたオープンドレイ
ン型出力トランジスタとしてのｐチャネル電界効果トラ
ンジスタ（以下ＭＯ３ＦＥＴと記す）である。また、２
はドレインが接点５に、ソースが第一の電源４に、ゲー
トが接点１にそれぞれ接続され之ｐチャネルＭＯ８ＦＥ
Ｔ。
成図でるる。同図において、８は外部出力端子、７はド
レインが外部出力端子８に、ゲートが接点５に、ソース
が第一のｖＬ電源にそれぞれ接続されたオープンドレイ
ン型出力トランジスタとしてのｐチャネル電界効果トラ
ンジスタ（以下ＭＯ３ＦＥＴと記す）である。また、２
はドレインが接点５に、ソースが第一の電源４に、ゲー
トが接点１にそれぞれ接続され之ｐチャネルＭＯ８ＦＥ
Ｔ。
９はドレインが接点５に、ソースが第二の電源１０に、
ゲートが接点１にそれぞれ接続されたｎチャネルＭＯ８
ＦＥＴでめ９、これらｐチャネルＭＯ８ＦＥＴ２．ｎナ
ヤネ＃ＭＯ８ＦＥＴ ９ ｉ出力トランジスタ前段の論
理ゲートとしてのインバータを構成している。なお、第
一お工び第二の電源４，１０は前記論理ゲートの他に相
補型ＭＯ８回路を構成するｐチャネル、ｎチャネルＭＯ
８のソースに同様の電位をそれぞれ付与するものとなっ
ている。
ゲートが接点１にそれぞれ接続されたｎチャネルＭＯ８
ＦＥＴでめ９、これらｐチャネルＭＯ８ＦＥＴ２．ｎナ
ヤネ＃ＭＯ８ＦＥＴ ９ ｉ出力トランジスタ前段の論
理ゲートとしてのインバータを構成している。なお、第
一お工び第二の電源４，１０は前記論理ゲートの他に相
補型ＭＯ８回路を構成するｐチャネル、ｎチャネルＭＯ
８のソースに同様の電位をそれぞれ付与するものとなっ
ている。
次に上記回路の動作全説明する。ここで、接点１は通常
第一電源４の高レベルの電位（以下Ｈレベルと記す）あ
るいは第二電源１０の低レベルの電位（以下Ｌレベルと
記す）が加えられる。接点１がＬレベルの場合、ｐチャ
ネルＭＯ８ＦＥＴ２ ｉ導通状態、ｎチャネルＭＯ８Ｆ
ＥＴ９は非導通状態となり、接点５ｉＨレベルとなる。
第一電源４の高レベルの電位（以下Ｈレベルと記す）あ
るいは第二電源１０の低レベルの電位（以下Ｌレベルと
記す）が加えられる。接点１がＬレベルの場合、ｐチャ
ネルＭＯ８ＦＥＴ２ ｉ導通状態、ｎチャネルＭＯ８Ｆ
ＥＴ９は非導通状態となり、接点５ｉＨレベルとなる。
この時ｐチャネルＭＯ８ＦＥＴ ７ ｉ非導通状態とな
り、出力端子８は高インピーダンス状態となる。接点１
がＨレベルの場合、ｐチャネルＭＯ３ＦＥＴ２ は非
導通状態、ｎチャネルＭＯ８ＦＥＴ９ は導通状態とな
り、接点５ｌ−ｊＬレベルとなる。この時ｐチャネルＭ
Ｏ８ＦＥＴ７は導通状態とな９、電源４から出力端子８
に向かつて電流が流出する。この電流の値Ｉｓは、第一
電源４の電圧上ｖＤｎ ％第二電源６の電圧上Ｖｓｓ
ＸｐチャネルＭＯ３ＦＥＴ７の閾値電圧をＶｔｈ、出力
端子８の電圧ｔ Ｖｏとすると、ｖＤＤ−ＶＤ ＜ Ｖ
ａＤ−Ｖｓｓ Ｖｔｈ （７） （！：き１乙 で表わされる。ただしＷ、ＬはそれぞれｐチャネルＭＯ
８ＦＥＴ７ のチャネル幅、チャネル長で、Ｋはコン
ダクタンス定数である。
り、出力端子８は高インピーダンス状態となる。接点１
がＨレベルの場合、ｐチャネルＭＯ３ＦＥＴ２ は非
導通状態、ｎチャネルＭＯ８ＦＥＴ９ は導通状態とな
り、接点５ｌ−ｊＬレベルとなる。この時ｐチャネルＭ
Ｏ８ＦＥＴ７は導通状態とな９、電源４から出力端子８
に向かつて電流が流出する。この電流の値Ｉｓは、第一
電源４の電圧上ｖＤｎ ％第二電源６の電圧上Ｖｓｓ
ＸｐチャネルＭＯ３ＦＥＴ７の閾値電圧をＶｔｈ、出力
端子８の電圧ｔ Ｖｏとすると、ｖＤＤ−ＶＤ ＜ Ｖ
ａＤ−Ｖｓｓ Ｖｔｈ （７） （！：き１乙 で表わされる。ただしＷ、ＬはそれぞれｐチャネルＭＯ
８ＦＥＴ７ のチャネル幅、チャネル長で、Ｋはコン
ダクタンス定数である。
従来の半導体集積回路は以上のように構成されているの
で、電流を多く流す必要がめる場合、オープンドレイン
型出力トランジスタのチャネル長Ｗｔ−大きくしなけれ
ばならず、し友がってその出力トランジスタの占有面積
が大きくなり、製造コストが高くつくなどの問題点かろ
つ友。この発明は上記の工つな問題点を解消するために
なされたもので、大電流を流すことができ、しかも出力
トランジスタの占有面積を小さくして製造コスト’に安
くできる半導体集積回路を得ることを目的とする。
で、電流を多く流す必要がめる場合、オープンドレイン
型出力トランジスタのチャネル長Ｗｔ−大きくしなけれ
ばならず、し友がってその出力トランジスタの占有面積
が大きくなり、製造コストが高くつくなどの問題点かろ
つ友。この発明は上記の工つな問題点を解消するために
なされたもので、大電流を流すことができ、しかも出力
トランジスタの占有面積を小さくして製造コスト’に安
くできる半導体集積回路を得ることを目的とする。
この発明に係る半導体集積回路は、オープンドレイン型
出力トランジスタおよびそのゲートに出力が接続された
前段の論理ゲート１−具備し、かつｐチャネルＭＯ８Ｆ
ＥＴのソースが接続されたｇ −の電源お工びｎチャネ
ルＭＯＳ Ｆ ＥＴのソースが接続された第二の電源を
有する相補型電界効果半導体集積回路において、前記出
力トランジスタの前段の論理ゲートを、該出力トランジ
スタと同極性の駆動用トランジスタと、第三の外部ＭＬ
源に接続さｎ′ｆｃ負荷抵抗とで構成したものでめる。
出力トランジスタおよびそのゲートに出力が接続された
前段の論理ゲート１−具備し、かつｐチャネルＭＯ８Ｆ
ＥＴのソースが接続されたｇ −の電源お工びｎチャネ
ルＭＯＳ Ｆ ＥＴのソースが接続された第二の電源を
有する相補型電界効果半導体集積回路において、前記出
力トランジスタの前段の論理ゲートを、該出力トランジ
スタと同極性の駆動用トランジスタと、第三の外部ＭＬ
源に接続さｎ′ｆｃ負荷抵抗とで構成したものでめる。
〔作用］
この発明における半導体集積回路は、出力トランジスタ
か導通状態の時にはそのゲートが第三の外部電源電位に
なる友め、強くエンノ・ンスされ、大きな電流を流すこ
とができる。
か導通状態の時にはそのゲートが第三の外部電源電位に
なる友め、強くエンノ・ンスされ、大きな電流を流すこ
とができる。
以下、この発明の実施例を図について説明する。
第１図に示す実施例の回路は、ソースが第一の電源４に
接続され几ｐチャネルＭＯ８ＦＥＴ２のドレインが接点
５全介してオープンドレイン型出力トランジスタとして
のｐチャネルＭＯ８ＦＥＴ７のゲートに接続され、その
ソースが第一の電＠４に接続されるとともに、ドレイン
が外部出力端子８に接続される点は第４図に示した従来
のものと同様でるるか、一端が接点５に、もう一端が電
源端子６にそれぞれ接続された負荷抵抗３を設け、この
電源端子６に第三の外部電源（図示せず）エフ所定の電
位を付与するようにしたものである。このとき、を原端
子６に加える第三の外部を源の電圧は第二の電源１０（
第４図参照）の電圧Ｖａｓエクも低い値が設定されてい
る。なお、図中、同一符号は同一′！たな相当部分を示
している。
接続され几ｐチャネルＭＯ８ＦＥＴ２のドレインが接点
５全介してオープンドレイン型出力トランジスタとして
のｐチャネルＭＯ８ＦＥＴ７のゲートに接続され、その
ソースが第一の電＠４に接続されるとともに、ドレイン
が外部出力端子８に接続される点は第４図に示した従来
のものと同様でるるか、一端が接点５に、もう一端が電
源端子６にそれぞれ接続された負荷抵抗３を設け、この
電源端子６に第三の外部電源（図示せず）エフ所定の電
位を付与するようにしたものである。このとき、を原端
子６に加える第三の外部を源の電圧は第二の電源１０（
第４図参照）の電圧Ｖａｓエクも低い値が設定されてい
る。なお、図中、同一符号は同一′！たな相当部分を示
している。
次に上記実施例回路の動作を説明する。ここで接点１は
従来と同様に通常ＨレベルわるいはＬレベルが加えられ
る。しかして、接点１がＬレベルの場合ｐチャネルＭＯ
３ＦＥ７２は導通状態となる。
従来と同様に通常ＨレベルわるいはＬレベルが加えられ
る。しかして、接点１がＬレベルの場合ｐチャネルＭＯ
３ＦＥ７２は導通状態となる。
これにより接点５の電位は、ｐチャネルＭＯＳ Ｆ Ｅ
Ｔ２の導通抵抗と負荷抵抗３とで第二の電源４と電源端
子６に加える第三電源全比例分割した値とな９、ｐチャ
ネルＭＯ８ＦＥＴ２の導通抵抗全負荷抵抗３に比べ十分
小さくすることに工９、ＶＤＤ−Ｖｔｈ以上にすること
ができる。このときｐチャネルＭＯＳ Ｆ Ｅ Ｔ ７
は非導通状態とな９、出力端子８は高インピーダンス状
態となる。また接点１がＨ゛レベル場合は、ｐチャネル
ＭＯ８ＦＥＴ２ Ｕ非導通状態となり、妥点５は電源端
子６に加わる第三電源の電位となる。この時ｐチャネル
ＭＯ８ＦＥＴ７は導通状態となり、電源４から出力端子
８に向かつて電流が流出する。この電流の値Ｉ２は、電
源端子６に加える第三！諒の電位をＶＧＧ とすると、
ＶＤＤ −ＶＤ＜ ＶＤＤ ＶＧＧ Ｖｔｈ（Ｄ
（！： キとなる。したがって、この（２）式から明ら
かなように、従来例による上記（１）式と比較し、ｖＧ
Ｇ＜ｖＳＳすなわち電源端子６に加える第三を源の電圧
を第二電源１０工９低くすることにより、大きな電流を
流すことができる。
Ｔ２の導通抵抗と負荷抵抗３とで第二の電源４と電源端
子６に加える第三電源全比例分割した値とな９、ｐチャ
ネルＭＯ８ＦＥＴ２の導通抵抗全負荷抵抗３に比べ十分
小さくすることに工９、ＶＤＤ−Ｖｔｈ以上にすること
ができる。このときｐチャネルＭＯＳ Ｆ Ｅ Ｔ ７
は非導通状態とな９、出力端子８は高インピーダンス状
態となる。また接点１がＨ゛レベル場合は、ｐチャネル
ＭＯ８ＦＥＴ２ Ｕ非導通状態となり、妥点５は電源端
子６に加わる第三電源の電位となる。この時ｐチャネル
ＭＯ８ＦＥＴ７は導通状態となり、電源４から出力端子
８に向かつて電流が流出する。この電流の値Ｉ２は、電
源端子６に加える第三！諒の電位をＶＧＧ とすると、
ＶＤＤ −ＶＤ＜ ＶＤＤ ＶＧＧ Ｖｔｈ（Ｄ
（！： キとなる。したがって、この（２）式から明ら
かなように、従来例による上記（１）式と比較し、ｖＧ
Ｇ＜ｖＳＳすなわち電源端子６に加える第三を源の電圧
を第二電源１０工９低くすることにより、大きな電流を
流すことができる。
なお、上記実施例では負荷素子として抵抗３全用い友が
、第２図の工うにゲートｉ電源端子６に接続したｐチャ
ネルＭＯ３ＦＥＴ３１ 、 わるいは第３図の工うに
ゲート全接点５に接続し友デプレション型ｐチャネルＭ
Ｏ８ＦＥＴ３２ ｋ用いてもよい。
、第２図の工うにゲートｉ電源端子６に接続したｐチャ
ネルＭＯ３ＦＥＴ３１ 、 わるいは第３図の工うに
ゲート全接点５に接続し友デプレション型ｐチャネルＭ
Ｏ８ＦＥＴ３２ ｋ用いてもよい。
また、上記実施例では出力トランジスタ前段の論理ゲー
ト全インバータで構成しているが、ＮＡＮＤ（ナンド）
回路めるい１ＮＯＲ（ノア）回路でも工い。
ト全インバータで構成しているが、ＮＡＮＤ（ナンド）
回路めるい１ＮＯＲ（ノア）回路でも工い。
′ｆ、た、上記実施例では出力トランジスタおよび前段
のトランジスタをｐチャネルで構成しているが、ｎチャ
ネルで構成してもよい。
のトランジスタをｐチャネルで構成しているが、ｎチャ
ネルで構成してもよい。
以上のように、この発明によれば、出力トランジスタを
第三の電源電位で駆動できるように構成したので、大電
流金流すことができ、しかも出力トランジスタの占有面
積を小さくできるため、安価にできるなどのすぐれ之効
来がある。
第三の電源電位で駆動できるように構成したので、大電
流金流すことができ、しかも出力トランジスタの占有面
積を小さくできるため、安価にできるなどのすぐれ之効
来がある。
第１図はこの発明の一実施例による半導体集積回路を示
す回路図、第２図お工び第３図はこの発明の他の実施例
を示す回路図、第４図は従来の半導体集積回路の一例を
示す回路図である。 ２．７，３１・・・・ｐチャネルＭＯ８ＦＥＴ。 ３・・・・抵抗、６・・・・外部を源端子、８・・・−
出力端子、９・・・・ｎチャネルＭＯ８ＦＥＴ。 ３２・拳・φテブレション型ｐチャネルＭＯ８ＦＥＴ。
す回路図、第２図お工び第３図はこの発明の他の実施例
を示す回路図、第４図は従来の半導体集積回路の一例を
示す回路図である。 ２．７，３１・・・・ｐチャネルＭＯ８ＦＥＴ。 ３・・・・抵抗、６・・・・外部を源端子、８・・・−
出力端子、９・・・・ｎチャネルＭＯ８ＦＥＴ。 ３２・拳・φテブレション型ｐチャネルＭＯ８ＦＥＴ。
Claims (1)
- オープンドレイン型出力トランジスタおよびそのゲート
に出力が接続された前段の論理ゲートを具備し、かつｐ
チャネル電界効果トランジスタのソースが接続された第
一の電源およびｎチャネル電界効果トランジスタのソー
スが接続された第二の電源を有する相補型電界効果半導
体集積回路において、前記論理ゲートを、前記出力トラ
ンジスタと同じ極性の駆動用トランジスタと、一端が前
記出力トランジスタのゲートに、もう一端が第三の外部
電源に接続された抵抗もしくはそれと同等の機能を有す
る負荷素子とで構成したことを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288137A JPS62145916A (ja) | 1985-12-19 | 1985-12-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288137A JPS62145916A (ja) | 1985-12-19 | 1985-12-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62145916A true JPS62145916A (ja) | 1987-06-30 |
Family
ID=17726287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60288137A Pending JPS62145916A (ja) | 1985-12-19 | 1985-12-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62145916A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01228214A (ja) * | 1988-03-08 | 1989-09-12 | Matsushita Electron Corp | 半導体集積回路 |
-
1985
- 1985-12-19 JP JP60288137A patent/JPS62145916A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01228214A (ja) * | 1988-03-08 | 1989-09-12 | Matsushita Electron Corp | 半導体集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5270589A (en) | Input/output buffer circuit for semiconductor integrated circuit | |
| US6759876B2 (en) | Semiconductor integrated circuit | |
| KR970707637A (ko) | 비휘발성 메모리 집적 회로의 고전압 스위칭용 고전압 레벨 시프터(high voltage level shifter for switching high voltage in non-volatile memory integrated circuits) | |
| US4717847A (en) | TTL compatible CMOS input buffer | |
| US4694430A (en) | Logic controlled switch to alternate voltage sources | |
| JPH0658614B2 (ja) | Ｃｍｏｓ分圧回路 | |
| JPH0583004B2 (ja) | ||
| JPH02188024A (ja) | レベルシフト回路 | |
| JP3636848B2 (ja) | Ｃｍｏｓヒステリシス回路 | |
| KR940003448A (ko) | 반도체 기억장치 | |
| JPH0252460B2 (ja) | ||
| JP3556533B2 (ja) | レベルシフタ回路 | |
| US4740714A (en) | Enhancement-depletion CMOS circuit with fixed output | |
| JPS62145916A (ja) | 半導体集積回路 | |
| JPS62145917A (ja) | 半導体集積回路 | |
| JPS6290021A (ja) | シユミツトトリガ回路 | |
| JPH0746108A (ja) | Ｃｍｏｓアナログスイッチ | |
| JP3024171B2 (ja) | 入力回路 | |
| JPH02105612A (ja) | シュミット回路 | |
| JPH0543211B2 (ja) | ||
| KR100281146B1 (ko) | 씨모스 낸드회로 | |
| JPS60241320A (ja) | リセツト回路 | |
| JPH09270700A (ja) | 半導体装置 | |
| JPS6130347B2 (ja) | ||
| JPS63116517A (ja) | 信号出力回路 |