JPS62144447A - タイミング信号再生方式 - Google Patents
タイミング信号再生方式Info
- Publication number
- JPS62144447A JPS62144447A JP60284460A JP28446085A JPS62144447A JP S62144447 A JPS62144447 A JP S62144447A JP 60284460 A JP60284460 A JP 60284460A JP 28446085 A JP28446085 A JP 28446085A JP S62144447 A JPS62144447 A JP S62144447A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- pulse
- timing signal
- pll
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、位相変調信号から、これの復調に用いるタイ
ミング信号を再生する方式に関するものである。
ミング信号を再生する方式に関するものである。
タイミング信号をディジタル回路により再生する手段と
しては、特願昭５８−２４７１９４号によるものが提案
てれておシ、これにおいては、位相変調信号（以下、Ｐ
ＨＭＳ ）の位相変化点を検出し、この検出々力と、局
部的に発生したクロックパルスに基づいて動作するディ
ジタル式位相同期回路の出力とを同期状態とし、これの
出力をタイミング信号に用いるものとなっている。
しては、特願昭５８−２４７１９４号によるものが提案
てれておシ、これにおいては、位相変調信号（以下、Ｐ
ＨＭＳ ）の位相変化点を検出し、この検出々力と、局
部的に発生したクロックパルスに基づいて動作するディ
ジタル式位相同期回路の出力とを同期状態とし、これの
出力をタイミング信号に用いるものとなっている。
しかし、前述の手段においては、ディジタル式位相同期
回路が位相変化点の検出に応じて同期状態へ移行する際
、位相差にしたがって移相を行なうため、一種のオーバ
シュートを呈し易く、タイミング信号の位相が変動を生
じ、場合によっては、安定にＰ）ＩＭＳの復調を行なう
ことのできない問題を招来している。
回路が位相変化点の検出に応じて同期状態へ移行する際
、位相差にしたがって移相を行なうため、一種のオーバ
シュートを呈し易く、タイミング信号の位相が変動を生
じ、場合によっては、安定にＰ）ＩＭＳの復調を行なう
ことのできない問題を招来している。
前述の問題を解決するため、本発明はつぎの手段により
構成するものとなっている。
構成するものとなっている。
すなわち、上述の方式において、ＰＨＭＳと同期しかつ
タイミング信号より高い周波数の基準パルスを、局部的
に発生したクロックパルスに基づき第１のディジタル式
位相同期回路により作成すると共に、ＰＨＭＳの位相変
化点を検出し、この検出々力により基準パルスを抽出し
、この抽出基準パルスと同期したタイミング信号を前記
クロックパルスに基づき第２のディジタル式位相同期回
路によす作成するものとなっている。
タイミング信号より高い周波数の基準パルスを、局部的
に発生したクロックパルスに基づき第１のディジタル式
位相同期回路により作成すると共に、ＰＨＭＳの位相変
化点を検出し、この検出々力により基準パルスを抽出し
、この抽出基準パルスと同期したタイミング信号を前記
クロックパルスに基づき第２のディジタル式位相同期回
路によす作成するものとなっている。
したがって、基準パルスがＰＨＭＳの各瞬時位相と同期
したものとなり、これが、ＰＨＭＳの位相変化点毎に抽
出式れ、この抽出でれた分の基準パルスによってタイミ
ング信号の同期状態維持が行なわれるため、第２のディ
ジタル式位相同期回路の移相状況は逐次行なわれるもの
となり、タイミング信号の位相変動が安牢となる。
したものとなり、これが、ＰＨＭＳの位相変化点毎に抽
出式れ、この抽出でれた分の基準パルスによってタイミ
ング信号の同期状態維持が行なわれるため、第２のディ
ジタル式位相同期回路の移相状況は逐次行なわれるもの
となり、タイミング信号の位相変動が安牢となる。
以下、実施例を示す図によって本発明の詳細な説明する
。
。
第１図はブロック図、第２図は第１図における各部の波
形を示すタイミングチャートであり、入力１から与えら
れたＰｆ（ＭＳ ” ＳＰＭ（ＩＬ ）は、波形整形回
路（以下、ＷＦ）２において、零クロス点を基準とした
ディジタル信号の出力（ｂ）となシ、ディジタル式の位
相同期回路（以下、ＰＬＬ）３へ与えられる。
形を示すタイミングチャートであり、入力１から与えら
れたＰｆ（ＭＳ ” ＳＰＭ（ＩＬ ）は、波形整形回
路（以下、ＷＦ）２において、零クロス点を基準とした
ディジタル信号の出力（ｂ）となシ、ディジタル式の位
相同期回路（以下、ＰＬＬ）３へ与えられる。
また、この場合は、ＰＨＭＳ ” ＳＰＭ（ＩＬ）とし
て２４００ピント／秒のデータを２ビツト毎のダイピン
トとし、これにより変調速度１２００ボーの４相位相変
調を行なったものが与えられており、これに応じて、例
えば周波数１１５．２ ＫＨｚのクロックパルスＣＬＫ
が入力４へ与えられ、これが２相パルス発生回路（以下
、ＤＰＧ）５ において局の周波数５７．６ＫＨｚへ分
周されると共に、互に１８０ の位相差を有するクロ
ックパルスφ１．φ２となシ、これらが第１のＰＬＬ３
へ与えられている。
て２４００ピント／秒のデータを２ビツト毎のダイピン
トとし、これにより変調速度１２００ボーの４相位相変
調を行なったものが与えられており、これに応じて、例
えば周波数１１５．２ ＫＨｚのクロックパルスＣＬＫ
が入力４へ与えられ、これが２相パルス発生回路（以下
、ＤＰＧ）５ において局の周波数５７．６ＫＨｚへ分
周されると共に、互に１８０ の位相差を有するクロ
ックパルスφ１．φ２となシ、これらが第１のＰＬＬ３
へ与えられている。
なお、ＤＰＧ５は、Ｄ形の７リツプフロンプ回路（以下
、ＦＦＣ）５１およびに［Ｆ］ゲート５２，５３によシ
構成され、ＦＦＣ５１の出力可がデータ入力りへ与えら
れているため、クロンク入力ＣのクロックパルスＣＬＫ
が“Ｌ”（低レベル）カラ“Ｈ”（高レベル）へ変化す
る度毎にＦＦＣ５１がセット・リセットを反復し、出力
Ｑ、蚕を交互に“Ｈ”とすることにより、駒ゲート５２
．５３からは、クロックパルスＣＬＫが交互に送出され
、これが２相のクロックパルスφ１．φ２となる。
、ＦＦＣ）５１およびに［Ｆ］ゲート５２，５３によシ
構成され、ＦＦＣ５１の出力可がデータ入力りへ与えら
れているため、クロンク入力ＣのクロックパルスＣＬＫ
が“Ｌ”（低レベル）カラ“Ｈ”（高レベル）へ変化す
る度毎にＦＦＣ５１がセット・リセットを反復し、出力
Ｑ、蚕を交互に“Ｈ”とすることにより、駒ゲート５２
．５３からは、クロックパルスＣＬＫが交互に送出され
、これが２相のクロックパルスφ１．φ２となる。
これに対し、ＰＬＬ３は、位相比較部（以下、ＰＣＰ）
３１、ゲート回路からなるクロックパルス制御部（以
下、ＣＰＣ）３２、カウンタ等の分周器（以下、Ｄｆｆ
）３３、ゲート回路等によるパルス作成部（以下、ＰＳ
Ｙ）３４、および、各種論理回路からなる制御部（以下
、ＣＮＴ ）３５によシ構成され、クロックパルスφ１
をＣＰＣ３２がそのま＼ＤＩＶ３３へ与え、これをＤＩ
Ｖ３３が１／Ｂの周波数へ分周し、周波数７．２ＫＨｚ
Ｏ分周パルス（ｃ）として送出すると共に、同パルス
（ｃ）をＰＣＰ３１ へ与えておシ、ｐｃｐ３１におい
て出力（ｂ）と分局パルス（ｃ）との位相を比較し、同
パルス（ｃ）の位相が進んでいれば比較出力Ｆを生じて
ＣＰＣ３２へ与えるため、ＣＰＣ３２がクロックパルス
φ１を阻止する反面、分周パルス（ｃ）の位相が遅れて
いるときは比較出力りを生じてＣＰＣ３２へ与えるため
、ＣＰＣ３２がクロックパルスφ１のパルス間へクロッ
クパルスφ２を挿入してＤＩＶ３３へ与えるものとなシ
、これに応じてＤＩＶ３３の分周動作が遅延し、または
、加速され、Ｐ １Ｍ８ ” Ｓ ｐ Ｍ （＆） Ｋ
基づく出力色）の位相と分局パルス（ｃ）の位相とが常
に同期状態へ保たれるものとなっている。
３１、ゲート回路からなるクロックパルス制御部（以
下、ＣＰＣ）３２、カウンタ等の分周器（以下、Ｄｆｆ
）３３、ゲート回路等によるパルス作成部（以下、ＰＳ
Ｙ）３４、および、各種論理回路からなる制御部（以下
、ＣＮＴ ）３５によシ構成され、クロックパルスφ１
をＣＰＣ３２がそのま＼ＤＩＶ３３へ与え、これをＤＩ
Ｖ３３が１／Ｂの周波数へ分周し、周波数７．２ＫＨｚ
Ｏ分周パルス（ｃ）として送出すると共に、同パルス
（ｃ）をＰＣＰ３１ へ与えておシ、ｐｃｐ３１におい
て出力（ｂ）と分局パルス（ｃ）との位相を比較し、同
パルス（ｃ）の位相が進んでいれば比較出力Ｆを生じて
ＣＰＣ３２へ与えるため、ＣＰＣ３２がクロックパルス
φ１を阻止する反面、分周パルス（ｃ）の位相が遅れて
いるときは比較出力りを生じてＣＰＣ３２へ与えるため
、ＣＰＣ３２がクロックパルスφ１のパルス間へクロッ
クパルスφ２を挿入してＤＩＶ３３へ与えるものとなシ
、これに応じてＤＩＶ３３の分周動作が遅延し、または
、加速され、Ｐ １Ｍ８ ” Ｓ ｐ Ｍ （＆） Ｋ
基づく出力色）の位相と分局パルス（ｃ）の位相とが常
に同期状態へ保たれるものとなっている。
た”；ｌ、、 ＰＣＰ３１ の動作は、ＣＮＴ３５によ
り制御でれており、これが、分局パルス（Ｃ）および［
）ＩＶ３３の各段からの出力、ならびに、出力（ｂ）に
基づき、出力（ｂ）が存在し、かつ、分周パルス（ｃ）
の立上シ点近傍を除く範囲においてのみ、ＰＣＰが比較
動作を行ない、これ以外では、各比較出力Ｆ、Ｄを送出
しないものとしてＰＣＰ３１ を制御している。
り制御でれており、これが、分局パルス（Ｃ）および［
）ＩＶ３３の各段からの出力、ならびに、出力（ｂ）に
基づき、出力（ｂ）が存在し、かつ、分周パルス（ｃ）
の立上シ点近傍を除く範囲においてのみ、ＰＣＰが比較
動作を行ない、これ以外では、各比較出力Ｆ、Ｄを送出
しないものとしてＰＣＰ３１ を制御している。
また、ゲート回路等からなるパルス作成部（以下、ＰＳ
Ｙ） ３４は、ＣＮＴ３５ と同様ＫＤＩＶ３３ ノ各
段出力および分周パルス（Ｃ）に基づき、周波数７．２
ＫＨｚカっ、パルス幅が２８．８ＫＨｚのパルス１周期
分に相当する基準パルスへ）を作成しておシ、これも、
分周パルス（Ｃ）と同じ（ＰＩ（ＭＳ−９ＰＭ（ａ）の
位相に同期したものとなっている。
Ｙ） ３４は、ＣＮＴ３５ と同様ＫＤＩＶ３３ ノ各
段出力および分周パルス（Ｃ）に基づき、周波数７．２
ＫＨｚカっ、パルス幅が２８．８ＫＨｚのパルス１周期
分に相当する基準パルスへ）を作成しておシ、これも、
分周パルス（Ｃ）と同じ（ＰＩ（ＭＳ−９ＰＭ（ａ）の
位相に同期したものとなっている。
一方、出力（ｂ）は、位相変化点検出回路（以下、ＰＳ
Ｄ）６にも与えられており、こ＼において、分周パルス
（Ｃ）がクロンク人力Ｃへ与えられたＦＦＣ６１〜６３
の縦続接続によるシフトレジスタにより、分周パルス（
Ｃ）に応じて出力（ｂ）が逐次シフトクれ、ＦＦＣ６１
、６２の各出力Ｑ （ｄ） 、 （ｅ）、および、ＦＦ
Ｃ６３の出力ζ（ｆ）となシ、出力（ｄ）と（ｆ）とを
排他的論理和（以下、ＥＸＯＲ）ゲート６４を介し、検
出々力Ｃ）として取出せば、ＰＨＭＳ−８ｐＭ（ＩＬ）
の位相変化点ｔ工＋ｔ２と対応する位相変化検出期間Ｔ
ｄ中において、各点１．．１２のｌ前と直後との相対的
な位相変化量に応じたパルス幅の検出々力（ｇ）が得ら
れる。
Ｄ）６にも与えられており、こ＼において、分周パルス
（Ｃ）がクロンク人力Ｃへ与えられたＦＦＣ６１〜６３
の縦続接続によるシフトレジスタにより、分周パルス（
Ｃ）に応じて出力（ｂ）が逐次シフトクれ、ＦＦＣ６１
、６２の各出力Ｑ （ｄ） 、 （ｅ）、および、ＦＦ
Ｃ６３の出力ζ（ｆ）となシ、出力（ｄ）と（ｆ）とを
排他的論理和（以下、ＥＸＯＲ）ゲート６４を介し、検
出々力Ｃ）として取出せば、ＰＨＭＳ−８ｐＭ（ＩＬ）
の位相変化点ｔ工＋ｔ２と対応する位相変化検出期間Ｔ
ｄ中において、各点１．．１２のｌ前と直後との相対的
な位相変化量に応じたパルス幅の検出々力（ｇ）が得ら
れる。
この検出々力（ｇ）および基準パルス（ｈ）は、ＡＮＤ
ゲート７へ与えられており、こ＼において、検出々力（
ｇ）によシ基準パルス（ｈ）が抽出され、抽出基準パル
ス（ｊ）となって第２のＰＬＬ８へ与えられる。
ゲート７へ与えられており、こ＼において、検出々力（
ｇ）によシ基準パルス（ｈ）が抽出され、抽出基準パル
ス（ｊ）となって第２のＰＬＬ８へ与えられる。
ＰＬＬ８は、ＰＬＬ３と同様に、ＰＧＦ２１ 、 ＤＰ
Ｇ８２．１／２４（７）分周を行なうＤＩＶ８３ 、オ
、！：び、ＣＮＴ８４により構成てれているが、ＰＳＹ
３４を欠除していると共に、ＤＩＶが１／２４の分周を
行なうものとなっているほかはＰＬＬ３と同様に動作し
、かつ、ＤＰＧ９からのクロックパルスφ３．φ４を用
いるものとなっている。
Ｇ８２．１／２４（７）分周を行なうＤＩＶ８３ 、オ
、！：び、ＣＮＴ８４により構成てれているが、ＰＳＹ
３４を欠除していると共に、ＤＩＶが１／２４の分周を
行なうものとなっているほかはＰＬＬ３と同様に動作し
、かつ、ＤＰＧ９からのクロックパルスφ３．φ４を用
いるものとなっている。
また、ＤＰＧ９は、ＤＰＧ５と同じ（ＦＦＣ９１、にリ
ゲート９２．９３により構成され、全く同様に動作する
が、クロックパルスとしてＤＰＧ５からのφ１を用いて
いるため、送出するクロックパルスφ３．φ４は、各々
が周波数２８．８ＫＨｚかつ互に１８０ の位相差を
有するものとなっている。
ゲート９２．９３により構成され、全く同様に動作する
が、クロックパルスとしてＤＰＧ５からのφ１を用いて
いるため、送出するクロックパルスφ３．φ４は、各々
が周波数２８．８ＫＨｚかつ互に１８０ の位相差を
有するものとなっている。
したがって、 ＤＰＧ８２がクロックパルスφ３をその
ま＼通過１せてＤＩＶ８３へ与えれば、周波数１．２Ｋ
Ｈｚの分局出力（ｋ）がＤＩＶ８３から得られるものと
なシ、これがタイミング信号Ｓ、として出力１０から送
出される。
ま＼通過１せてＤＩＶ８３へ与えれば、周波数１．２Ｋ
Ｈｚの分局出力（ｋ）がＤＩＶ８３から得られるものと
なシ、これがタイミング信号Ｓ、として出力１０から送
出される。
たソし、分周出力［有］）と基準パルス（ｊ）との位相
がＰＧＦ２１ において比較でれ、基準パルス（ｊ）の
与えられた期間において、分周出力伽）の位相が遅れて
いれば、ＰＧＦ８１ が比較出力（イ）を生じてＤＰＧ
８２へ与えるため、こ＼においてクロックパルスφ４が
φ３のパルス間へ挿入され、分周出力転）の位相が進ん
でいるときには、比較出力に）がＤＰＧ８２へ与えられ
、ＤＰＧ８２においてクロックパルスφ３の送出阻止が
なされ、これらが、基準パルス（ｊ）のパルス数に応じ
た期間として行なわれるものとなる。
がＰＧＦ２１ において比較でれ、基準パルス（ｊ）の
与えられた期間において、分周出力伽）の位相が遅れて
いれば、ＰＧＦ８１ が比較出力（イ）を生じてＤＰＧ
８２へ与えるため、こ＼においてクロックパルスφ４が
φ３のパルス間へ挿入され、分周出力転）の位相が進ん
でいるときには、比較出力に）がＤＰＧ８２へ与えられ
、ＤＰＧ８２においてクロックパルスφ３の送出阻止が
なされ、これらが、基準パルス（ｊ）のパルス数に応じ
た期間として行なわれるものとなる。
このため、抽出基準パルス（ｊ）とタイミング信号Ｓｔ
とが同期状態を維持すると共に、ＤＩＶ８３による移相
動作が抽出基準パルス（ｊ）のパルス数に応じて逐次な
式れるため、タイミング信号Ｓｔの位相変化が急激とな
らず、これの位相が安定となシ、ＰＨＭＳ−８ＰＭ
の復調を確実に行なうことができる。
とが同期状態を維持すると共に、ＤＩＶ８３による移相
動作が抽出基準パルス（ｊ）のパルス数に応じて逐次な
式れるため、タイミング信号Ｓｔの位相変化が急激とな
らず、これの位相が安定となシ、ＰＨＭＳ−８ＰＭ
の復調を確実に行なうことができる。
なお、ＰＦｆＭＳ ’ ＳｐＭ（ａ）が受信系において
、すでに“Ｈ″、“Ｌｌｌの２値状態となっていればＶ
／Ｆ２を省略してもよく、クロックパルスＣＬＫおよび
各部の周波数、ならびに、ＰＳＤ６のシフトレジスタ段
数等は、ＰＨＭＳ”ＳｐＭ（ａ）の状況に応じて定めれ
ばよく、論理条件にしたがい、必要とする部位を負論理
によシ構成しても同様であり、ＰＬＬ３ 、８ の構
成も同等の機能を呈すれば選択が任意である等、種々の
変形が自在である。
、すでに“Ｈ″、“Ｌｌｌの２値状態となっていればＶ
／Ｆ２を省略してもよく、クロックパルスＣＬＫおよび
各部の周波数、ならびに、ＰＳＤ６のシフトレジスタ段
数等は、ＰＨＭＳ”ＳｐＭ（ａ）の状況に応じて定めれ
ばよく、論理条件にしたがい、必要とする部位を負論理
によシ構成しても同様であり、ＰＬＬ３ 、８ の構
成も同等の機能を呈すれば選択が任意である等、種々の
変形が自在である。
以上の説明によシ明らかなとお９本発明によれば、ディ
ジタル回路によりタイミング信号の再生が行なわれ、集
積回路化が容易になると共に、タイミング信号の位相が
安定となり、Ｐｆ（ＭＳの復調状況が確実となるため、
各種用途におけるＰＨＭＳからのタイミング信号再生に
おいて顕著な効果が得られる。
ジタル回路によりタイミング信号の再生が行なわれ、集
積回路化が容易になると共に、タイミング信号の位相が
安定となり、Ｐｆ（ＭＳの復調状況が確実となるため、
各種用途におけるＰＨＭＳからのタイミング信号再生に
おいて顕著な効果が得られる。
図は本発明の実施例を示し、第１図はブロック図、第２
図は第１図における各部の波形を示すタイミングチャー
トである。 ３．８・・・・ＰＬＬ （位相同期回路）、５，９・・
・・ＤＰＧ（２相パルス発生回路）、６・・・・ｐｓｏ
（位相変化点検出回路）、７・・・・ｎ■ゲート、Ｓ
ＰＭ・・・・ＰＨＭＳ （位相変調信号）、ＣＬＫ、φ
１〜φ４・・・・クロックパルス、（ｇ）・・・′・検
出々力、（ｈ）・・・・基準パルス、（ｊ）・・・・抽
出基準パルス、Ｓ ・・・・タイミング信号。 を 特許出願人 日立電子株式会社 同 株式会社日立製作所 代理人 山川数回（ｅジ）２名） 第２図
図は第１図における各部の波形を示すタイミングチャー
トである。 ３．８・・・・ＰＬＬ （位相同期回路）、５，９・・
・・ＤＰＧ（２相パルス発生回路）、６・・・・ｐｓｏ
（位相変化点検出回路）、７・・・・ｎ■ゲート、Ｓ
ＰＭ・・・・ＰＨＭＳ （位相変調信号）、ＣＬＫ、φ
１〜φ４・・・・クロックパルス、（ｇ）・・・′・検
出々力、（ｈ）・・・・基準パルス、（ｊ）・・・・抽
出基準パルス、Ｓ ・・・・タイミング信号。 を 特許出願人 日立電子株式会社 同 株式会社日立製作所 代理人 山川数回（ｅジ）２名） 第２図
Claims (1)
- 位相変調信号から変調速度に同期したタイミング信号を
再生する方式において、前記位相変調信号と同期しかつ
前記タイミング信号より高い周波数の基準パルスを局部
的に発生したクロックパルスに基づき第１のディジタル
式位相同期回路により作成すると共に、前記位相変調信
号の位相変化点を検出し、該検出々力により前記基準パ
ルスを抽出し、該抽出基準パルスと同期した前記タイミ
ング信号を前記クロックパルスに基づき第２のディジタ
ル式位相同期回路により作成することを特徴としたタイ
ミング信号再生方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60284460A JPS62144447A (ja) | 1985-12-19 | 1985-12-19 | タイミング信号再生方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60284460A JPS62144447A (ja) | 1985-12-19 | 1985-12-19 | タイミング信号再生方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62144447A true JPS62144447A (ja) | 1987-06-27 |
| JPH0473823B2 JPH0473823B2 (ja) | 1992-11-24 |
Family
ID=17678819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60284460A Granted JPS62144447A (ja) | 1985-12-19 | 1985-12-19 | タイミング信号再生方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62144447A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01240024A (ja) * | 1988-03-22 | 1989-09-25 | Nippon Telegr & Teleph Corp <Ntt> | クロック再生回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5345956A (en) * | 1976-10-07 | 1978-04-25 | Nec Corp | Timing signal generation system |
| JPS5345910A (en) * | 1976-10-07 | 1978-04-25 | Nec Corp | Timing signal extraction system |
-
1985
- 1985-12-19 JP JP60284460A patent/JPS62144447A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5345956A (en) * | 1976-10-07 | 1978-04-25 | Nec Corp | Timing signal generation system |
| JPS5345910A (en) * | 1976-10-07 | 1978-04-25 | Nec Corp | Timing signal extraction system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01240024A (ja) * | 1988-03-22 | 1989-09-25 | Nippon Telegr & Teleph Corp <Ntt> | クロック再生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0473823B2 (ja) | 1992-11-24 |
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