JPS62144447A - タイミング信号再生方式 - Google Patents

タイミング信号再生方式

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JPS62144447A
JPS62144447A JP60284460A JP28446085A JPS62144447A JP S62144447 A JPS62144447 A JP S62144447A JP 60284460 A JP60284460 A JP 60284460A JP 28446085 A JP28446085 A JP 28446085A JP S62144447 A JPS62144447 A JP S62144447A
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JP
Japan
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phase
pulse
timing signal
pll
output
Prior art date
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JP60284460A
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JPH0473823B2 (ja
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Takeo Kusama
草間 武夫
Mitsuru Masuda
満 増田
Junji Iwatake
岩武 順治
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Hitachi Denshi KK
Hitachi Ltd
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Hitachi Denshi KK
Hitachi Ltd
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Publication date
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、位相変調信号から、これの復調に用いるタイ
ミング信号を再生する方式に関するものである。
〔従来の技術〕
タイミング信号をディジタル回路により再生する手段と
しては、特願昭58−247194号によるものが提案
てれておシ、これにおいては、位相変調信号(以下、P
HMS )の位相変化点を検出し、この検出々力と、局
部的に発生したクロックパルスに基づいて動作するディ
ジタル式位相同期回路の出力とを同期状態とし、これの
出力をタイミング信号に用いるものとなっている。
〔発明が解決しようとする問題点〕
しかし、前述の手段においては、ディジタル式位相同期
回路が位相変化点の検出に応じて同期状態へ移行する際
、位相差にしたがって移相を行なうため、一種のオーバ
シュートを呈し易く、タイミング信号の位相が変動を生
じ、場合によっては、安定にP)IMSの復調を行なう
ことのできない問題を招来している。
〔問題点を解決するための手段〕
前述の問題を解決するため、本発明はつぎの手段により
構成するものとなっている。
すなわち、上述の方式において、PHMSと同期しかつ
タイミング信号より高い周波数の基準パルスを、局部的
に発生したクロックパルスに基づき第1のディジタル式
位相同期回路により作成すると共に、PHMSの位相変
化点を検出し、この検出々力により基準パルスを抽出し
、この抽出基準パルスと同期したタイミング信号を前記
クロックパルスに基づき第2のディジタル式位相同期回
路によす作成するものとなっている。
〔作 用〕
したがって、基準パルスがPHMSの各瞬時位相と同期
したものとなり、これが、PHMSの位相変化点毎に抽
出式れ、この抽出でれた分の基準パルスによってタイミ
ング信号の同期状態維持が行なわれるため、第2のディ
ジタル式位相同期回路の移相状況は逐次行なわれるもの
となり、タイミング信号の位相変動が安牢となる。
〔実施例〕
以下、実施例を示す図によって本発明の詳細な説明する
第1図はブロック図、第2図は第1図における各部の波
形を示すタイミングチャートであり、入力1から与えら
れたPf(MS ” SPM(IL )は、波形整形回
路(以下、WF)2において、零クロス点を基準とした
ディジタル信号の出力(b)となシ、ディジタル式の位
相同期回路(以下、PLL)3へ与えられる。
また、この場合は、PHMS ” SPM(IL)とし
て2400ピント/秒のデータを2ビツト毎のダイピン
トとし、これにより変調速度1200ボーの4相位相変
調を行なったものが与えられており、これに応じて、例
えば周波数115.2 KHzのクロックパルスCLK
が入力4へ与えられ、これが2相パルス発生回路(以下
、DPG)5 において局の周波数57.6KHzへ分
周されると共に、互に180  の位相差を有するクロ
ックパルスφ1.φ2となシ、これらが第1のPLL3
へ与えられている。
なお、DPG5は、D形の7リツプフロンプ回路(以下
、FFC)51およびに[F]ゲート52,53によシ
構成され、FFC51の出力可がデータ入力りへ与えら
れているため、クロンク入力CのクロックパルスCLK
が“L”(低レベル)カラ“H”(高レベル)へ変化す
る度毎にFFC51がセット・リセットを反復し、出力
Q、蚕を交互に“H”とすることにより、駒ゲート52
.53からは、クロックパルスCLKが交互に送出され
、これが2相のクロックパルスφ1.φ2となる。
これに対し、PLL3は、位相比較部(以下、PCP)
 31、ゲート回路からなるクロックパルス制御部(以
下、CPC)32、カウンタ等の分周器(以下、Dff
)33、ゲート回路等によるパルス作成部(以下、PS
Y)34、および、各種論理回路からなる制御部(以下
、CNT )35によシ構成され、クロックパルスφ1
をCPC32がそのま\DIV33へ与え、これをDI
V33が1/Bの周波数へ分周し、周波数7.2KHz
 O分周パルス(c)として送出すると共に、同パルス
(c)をPCP31 へ与えておシ、pcp31におい
て出力(b)と分局パルス(c)との位相を比較し、同
パルス(c)の位相が進んでいれば比較出力Fを生じて
CPC32へ与えるため、CPC32がクロックパルス
φ1を阻止する反面、分周パルス(c)の位相が遅れて
いるときは比較出力りを生じてCPC32へ与えるため
、CPC32がクロックパルスφ1のパルス間へクロッ
クパルスφ2を挿入してDIV33へ与えるものとなシ
、これに応じてDIV33の分周動作が遅延し、または
、加速され、P 1M8 ” S p M (&) K
基づく出力色)の位相と分局パルス(c)の位相とが常
に同期状態へ保たれるものとなっている。
た”;l、、 PCP31 の動作は、CNT35によ
り制御でれており、これが、分局パルス(C)および[
)IV33の各段からの出力、ならびに、出力(b)に
基づき、出力(b)が存在し、かつ、分周パルス(c)
の立上シ点近傍を除く範囲においてのみ、PCPが比較
動作を行ない、これ以外では、各比較出力F、Dを送出
しないものとしてPCP31  を制御している。
また、ゲート回路等からなるパルス作成部(以下、PS
Y) 34は、CNT35 と同様KDIV33 ノ各
段出力および分周パルス(C)に基づき、周波数7.2
KHzカっ、パルス幅が28.8KHzのパルス1周期
分に相当する基準パルスへ)を作成しておシ、これも、
分周パルス(C)と同じ(PI(MS−9PM(a)の
位相に同期したものとなっている。
一方、出力(b)は、位相変化点検出回路(以下、PS
D)6にも与えられており、こ\において、分周パルス
(C)がクロンク人力Cへ与えられたFFC61〜63
の縦続接続によるシフトレジスタにより、分周パルス(
C)に応じて出力(b)が逐次シフトクれ、FFC61
、62の各出力Q (d) 、 (e)、および、FF
C63の出力ζ(f)となシ、出力(d)と(f)とを
排他的論理和(以下、EXOR)ゲート64を介し、検
出々力C)として取出せば、PHMS−8pM(IL)
の位相変化点t工+t2と対応する位相変化検出期間T
d中において、各点1..12のl前と直後との相対的
な位相変化量に応じたパルス幅の検出々力(g)が得ら
れる。
この検出々力(g)および基準パルス(h)は、AND
ゲート7へ与えられており、こ\において、検出々力(
g)によシ基準パルス(h)が抽出され、抽出基準パル
ス(j)となって第2のPLL8へ与えられる。
PLL8は、PLL3と同様に、PGF21 、 DP
G82.1/24(7)分周を行なうDIV83 、オ
、!:び、CNT84により構成てれているが、PSY
34を欠除していると共に、DIVが1/24の分周を
行なうものとなっているほかはPLL3と同様に動作し
、かつ、DPG9からのクロックパルスφ3.φ4を用
いるものとなっている。
また、DPG9は、DPG5と同じ(FFC91、にリ
ゲート92.93により構成され、全く同様に動作する
が、クロックパルスとしてDPG5からのφ1を用いて
いるため、送出するクロックパルスφ3.φ4は、各々
が周波数28.8KHzかつ互に180  の位相差を
有するものとなっている。
したがって、 DPG82がクロックパルスφ3をその
ま\通過1せてDIV83へ与えれば、周波数1.2K
Hzの分局出力(k)がDIV83から得られるものと
なシ、これがタイミング信号S、として出力10から送
出される。
たソし、分周出力[有])と基準パルス(j)との位相
がPGF21 において比較でれ、基準パルス(j)の
与えられた期間において、分周出力伽)の位相が遅れて
いれば、PGF81 が比較出力(イ)を生じてDPG
82へ与えるため、こ\においてクロックパルスφ4が
φ3のパルス間へ挿入され、分周出力転)の位相が進ん
でいるときには、比較出力に)がDPG82へ与えられ
、DPG82においてクロックパルスφ3の送出阻止が
なされ、これらが、基準パルス(j)のパルス数に応じ
た期間として行なわれるものとなる。
このため、抽出基準パルス(j)とタイミング信号St
とが同期状態を維持すると共に、DIV83による移相
動作が抽出基準パルス(j)のパルス数に応じて逐次な
式れるため、タイミング信号Stの位相変化が急激とな
らず、これの位相が安定となシ、PHMS−8PM  
の復調を確実に行なうことができる。
なお、PFfMS ’ SpM(a)が受信系において
、すでに“H″、“Lllの2値状態となっていればV
/F2を省略してもよく、クロックパルスCLKおよび
各部の周波数、ならびに、PSD6のシフトレジスタ段
数等は、PHMS”SpM(a)の状況に応じて定めれ
ばよく、論理条件にしたがい、必要とする部位を負論理
によシ構成しても同様であり、PLL3 、8  の構
成も同等の機能を呈すれば選択が任意である等、種々の
変形が自在である。
〔発明の効果〕
以上の説明によシ明らかなとお9本発明によれば、ディ
ジタル回路によりタイミング信号の再生が行なわれ、集
積回路化が容易になると共に、タイミング信号の位相が
安定となり、Pf(MSの復調状況が確実となるため、
各種用途におけるPHMSからのタイミング信号再生に
おいて顕著な効果が得られる。
【図面の簡単な説明】
図は本発明の実施例を示し、第1図はブロック図、第2
図は第1図における各部の波形を示すタイミングチャー
トである。 3.8・・・・PLL (位相同期回路)、5,9・・
・・DPG(2相パルス発生回路)、6・・・・pso
 (位相変化点検出回路)、7・・・・n■ゲート、S
PM・・・・PHMS (位相変調信号)、CLK、φ
1〜φ4・・・・クロックパルス、(g)・・・′・検
出々力、(h)・・・・基準パルス、(j)・・・・抽
出基準パルス、S ・・・・タイミング信号。 を 特許出願人  日立電子株式会社 同    株式会社日立製作所 代理人 山川数回(eジ)2名) 第2図

Claims (1)

    【特許請求の範囲】
  1. 位相変調信号から変調速度に同期したタイミング信号を
    再生する方式において、前記位相変調信号と同期しかつ
    前記タイミング信号より高い周波数の基準パルスを局部
    的に発生したクロックパルスに基づき第1のディジタル
    式位相同期回路により作成すると共に、前記位相変調信
    号の位相変化点を検出し、該検出々力により前記基準パ
    ルスを抽出し、該抽出基準パルスと同期した前記タイミ
    ング信号を前記クロックパルスに基づき第2のディジタ
    ル式位相同期回路により作成することを特徴としたタイ
    ミング信号再生方式。
JP60284460A 1985-12-19 1985-12-19 タイミング信号再生方式 Granted JPS62144447A (ja)

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JP60284460A JPS62144447A (ja) 1985-12-19 1985-12-19 タイミング信号再生方式

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JP60284460A JPS62144447A (ja) 1985-12-19 1985-12-19 タイミング信号再生方式

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JPS62144447A true JPS62144447A (ja) 1987-06-27
JPH0473823B2 JPH0473823B2 (ja) 1992-11-24

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01240024A (ja) * 1988-03-22 1989-09-25 Nippon Telegr & Teleph Corp <Ntt> クロック再生回路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5345956A (en) * 1976-10-07 1978-04-25 Nec Corp Timing signal generation system
JPS5345910A (en) * 1976-10-07 1978-04-25 Nec Corp Timing signal extraction system

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