JPS62134863A

JPS62134863A - 同期回路

Info

Publication number: JPS62134863A
Application number: JP27322085A
Authority: JP
Inventors: Hiroyuki Kimura; 寛之木村; Hiroo Okamoto; 宏夫岡本; Takaharu Noguchi; 敬治野口
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-12-06
Filing date: 1985-12-06
Publication date: 1987-06-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、グループコーディングされたＰＣＭ信号の再
生装置に係り、特にその同期検出、保護を安定かつすみ
やかにおこなうに好適な同期回路に関する。

〔発明の背景〕

ディジタル信号の変調方式のうち、グループコーディン
グについては、特開昭５９−１００５６号「コード生成
方式」に記載のように生成時および復調時のアルゴリズ
ムの簡略化がはかれるような構成となっている。しかし
再生時にこの変調剤が乱れた時、これを検出し【復調以
後の回路を制御し、より速くかつ安定に元の状態に戻す
方策について配慮がなされていなかった。

〔発明の目的〕

本発明の目的は、グループコーデングされたデータを復
調する際、復調回路のより確実な動作をおこなう同期回
路を提供することにある。

〔発明の概要〕

グループコーディングされたブロック符号の復調におい
て、取り込んだデータが変調規則に従っているか否かを
検出し、この規則からずれたブロック符号が一定期間中
にある値以上検出された時には、ワード同期が崩れてい
ると判断して、ワード同期をとりなおすとともにすでに
取り込んだデータが誤っ”〔いることを示すフラグを付
加し、復調回路のより安定化をはかるものである。

〔発明の実施例〕

第１図は本発明による一実施例を示す。第１図において
、１は入力されたシリアル信号をバ２レル信号に変換す
るＳ／Ｐ変換回路、２は変調信号を復調し、かつ、変調
化と一致しているかをチェックするデコーダ回路、３は
復調された信号をラッチするデータラッチ回路、４は復
調されたコードに誤りがないかをチェックする工２−フ
ラグ回路、５はエラーフラグ出力をカウントするカウン
タ回路、６は再生信号中に一定周期おきに記録された同
期信号を検出する同期検出回路、７は同期検出回路６で
検出した同期信号をもとに欠落を補充したり、誤検出し
た同期信号を阻止する同期回路、８は同期回路７の出力
をもとにデコーダ回路２．データラッテ回路３．エラー
フラグ回路４．カウンタ回路５を駆動するクロックを生
成するタイミング回路、１０は再生信号、１１は復調さ
れたデータ出力、１２は工２−フラグ出力である。

第２図、第３図は本発明の動作を示すタイムチャートで
ある。以下図をもちいて説明する。

再生信号１０は第２図に示すよう同期信号（５ｙｎｃ　
）　＋データ（ｗ６−　ｕｒｑ　）　＋パリティ信号（
ｐｏ〜ｐｎ　）から１ブロツクが構成されており、これ
がさらにディジタル変調して記録されている。

、　３　。

再生時には、再生信号中の同期信号を同期検出回路６で
検出し、検出した同期信号をもとに同期回路７で欠落あ
るいは誤検出を補正する。

タイミング回路８では同期回路７の出力をもとに、同期
信号（５ｙｎｃ　）の後のデータ（Ｗｎ）、パリティ信
号（ｐｎ）の各ワードに同期したラッチクロックを生成
する。一方再生信号はシフトレジスタによって構成され
るＳ／Ｐ変換回路１に入力し、１ワ一ド分のデータが取
り込まれるとデコーダ回路２により記録時ディジタル変
調された信号を元のデータに復調し、各ワード単位に生
成されたラッチクロックでデータラッチ回路６に復調デ
ータをラッチするものである。この様子を第２図に示す
。しかし再生信号の先頭データより前で雑音等により同
期信号と同一パターンが生じ同期信号が誤検出されるこ
とがある。

この場合同期検出回路６の出力は第２図の２０に示すよ
うになる。同１０１回路７は最初に誤検出された同期信
号（ａｌをもとに同期保護動作を開始してしまう。この
結果同期回路７の出力は、まず、　４　。

（α）点で出力し次に１ブロツク長ＴＥ離れた（、１点
で同期信号検出用の窓をひらき、検出できないと補充用
のパルス（１）を発生する。それ以降（、ｉ点。

（ｄ）点で同期信号が連続で正しく検出されると、（ｄ
）点より正しくワード同期をおこなうことができる。以
上説明したように再生信号の先頭データより前で同期信
号が誤って検出されると先頭の２ブロツク間の同期検出
を誤り、この間のワード同期のためのラッチクロックも
正しい位置で出力することができない。

これに対して本発明ではデコーダ回路２において、復調
されるデータが変調規則に従っているのか否かをチェッ
クする機能を持たし、ラッチクロックで取り込んだ復調
データが連続で変調規則に従わなければ、正しくワード
同期をとっていないとして同期回路７．タイミング回路
８にリセット信号を送り、ふたたび同期検出動作をやり
なおさせるものである。この様子を第６図に示す。誤検
出された同期信号をもとに誤ったタイミングのラッテク
ロックが生成される。

このタイミングでラッテされたデータｗ’、　、　ｗ’
。

はワード同期がとれていないためディジタル変調規則に
従っていない。デコーダ回路２ではこれを検出し、エラ
ーフラグ回路４にエラーフラグをラッチする。カウンタ
回路５では、一定期間に取り込んだデータのうち誤りデ
ータがある値を越えるか＃１測し、越えた時はワード同
期を正しくとっていないとして、タイミング回路８゜同
期回路７を第３図に示すリセットタイミング＜Ａ点でリ
セットパルスを発生し、ふたたびワード同期をとりなお
すようにさせる。この結果同期回路７はリセットされ、
（ｂ）点で検出された同期信号をもとに再び同期保護動
作を開始するとともに、タイミング回路８でラッテクロ
ックを生成する。この結果データの先頭より正しくワー
ド同期をとり直すことができる。

第４図はグループコーディングされた符号のうちの１つ
８−１０変調方式のデコーダ回路のエラーフラグ検出部
を示す。８−１０変調方式は特開５９−１００５６号「
コード生成方式」で明らかにされているように８ビツト
のデータを１０ビツトの符号コードに変換するものであ
る。

以下８−１０変調でのエラーフラグ回路について述べる
。第４図において、第１図と同一符号は同一機能を有す
る。３０は変調信号のうちの１１°の数を計数するカウ
ンタ、６１はカウンタの数値が４”、”５°、”６”か
否かによってセットあるいはリセットされるフリップフ
ロップ３２は８−１０変調の符号語のうち上位７ビツト
のデコードをおこなうＰＬＡ、　３３，３４，３５，３
６．３７はゲート回路である。再生信号１０は１０ビツ
トのシフトレジスタから構成されたＳ／Ｐ変換回路１に
入力される。一方カウンタ３０はタイミング回路８によ
りつくられる信号によりワードごとにリセットされ各ワ
ードの１１”の数を計数する。ゲート３７はカウンタ３
０の計数値が”４”、”５”、１６”か否かをチェック
する。ここでフリップフロップ６１は各ワードごとにラ
ッチクロックのタイミングでセット・リセットとして、
Ｓ／Ｐ変換回路１に入力されたデータ列が８−１０変調
のＤＳＶの規則に一致・　７　・するかどうかを判定する。ｆ）ＳＶの規則は満たすが８
−１０変調のテーブルに含まれていないコードはゲート
３５．３４およびＰＬＡ５２により検出する。

ＰＬＡ　３２では上位７ビツトパターンのうち尚　　パ
ターン１、　　＠ｘ１ｘｏ０１０” ２、　　”ｘｏｌｌｏｌｏ” ３、　　”ｘｘ１００１１″ ４、　　”０１１１００１“ ５、　　”ｘｘｌｏｏｏｌ” ６、　　”ｘ０１１１’ｘＯ” ｚ＠×１×０１ｘＯ′ ８、　　”０Ｏｘｘｘｘｘ” ９”ｘｘｏｏｏｏｘ” ＩＱ、＠ｘｘｘ００００” １１、　　　＠００ｘＯ００ｘ”　　”Ｘ：１，０どち
らでも良い“上記１１パターンを検出し、このうち随１
〜随７までのパターンはゲー゛ト回路６３で検出した下
位３ビツトのパターンとの論理積をゲート３４でとり８
−１０変調にない１０ビツトパターンを検出・　８　・する。またＰＬＡ　３２により上位７ビツトのうち魚８
〜醜１１に示す８−１０変調にないパターンを検出し、
ゲート３６に入力する。

この結果、入力された再生信号が８−１０変調の変換表
のなかのコードと一致するか否かのチェックをおこない
、エラーフラグ出力１２とする。

なお本実施例ではデコーダ回路２のエラーフラグ検出部
をゲート回路およびＰＬＡで構成したが、これをＲＯＭ
あるいはゲート回路で構成することも可能である。ゲー
ト回路で構成するには前記ビットパターンをデコードす
れば良い。

第７図に本発明による別の一実施例を示す。第５図にお
いて第１図と同一符号は同一機能を有する。４０は同期
信号が連続で検出されるとセットされ、所定数のブロッ
クデータを取り込むか同期信号が連続で検出されなくな
った時にリセットされる同期検出フラグである。４１は
リセット信号をゲートするゲート回路である。第８図は
第７図の動作を示すタイムチャートである。

ドロップアウトの期間が短かい時と長い時に分けて記し
である。以下動作を説明する。

本実施例では、再生信月１０にドロップアウトが生じた
場合、ドロップアウト長により同期回路７が同期状態か
らはずれるか否かを同期検出フラグ４０により監視し、
同期状態に入っている時にはエラー検出フラグによるリ
セットをゲート４１により阻止するようにしたものであ
る。これは第６図に示すようにドロノプアウ）・期間が
短かくかつ同ル１信号期間に生じていない時には同期回
路７はドロップアウトの影響を受ケナイため、エラーフ
ラグ回路４により誤りを検出しても同期回路７をす七ノ
ドしない方が良い。

そこでこのような場合は同期検出フラグ４０の出力によ
りカウンタ回路５からのリセット信号をゲートし、タイ
ミング回路８．同期回路７にリセットがかから１１いよ
うにするものである。

これに対して長いドロップアウトが生じると、同期信号
を含めて再生ＭＩ＋が失なわれる。このため同期回路７
も連続で同期信号が検出できなくなり、同期検出フラグ
４０も第６図（ｎｌの点より同期検出ができなくなった
ことを示す。このような場合にはエラーフラグ回路４か
らのリセットを受けつけるようゲート４１に信号を送り
、ドロップアウト終了後、ただちに同期引き込みに入る
ようにしたものである。

本実施例は最初の同期引き込み特性は第１図の実施例と
かえずに、信号中の小さなドロップアウトにより同期回
路７．タイミング回路８がリセットされることがないよ
うにしたものである。また第７図に示すようエラーフラ
グ回路４の出力１２をデータラッチ回路６のリセット入
力とし、デコーダ回路２が誤りを検出した際にはデータ
ラッテ出力１１をリセットするとともに、エラーフラグ
出力１２をつけ、このデータが誤っていることを示し、
これ以降の信号処理系に送ることにより、誤り検出能力
をあげることが可能となる。

以上あげたように本発明によれば、５−ｉｏ変調された
信号列を再生する際、同期回路を乱さないような短かい
ドロップアウトに対しては従来と同様の動作をおこない
、長いドロップアウトについては、ドロップアウト終了
後ただちに同期状態に復帰できるようにしたもので、こ
れでデータをより正しく取り出すことが可能となった。

第７図は本発明による別の一実施例を示す。

第７図において第１図と同一符号は同一機能を有する。

５０は再生信号の１周期長の長さをもつシフトレジスタ
、５１は同期検出回路６０入力を制御するデータエリア
回路、５２はゲート回路、５′５はシフトレジスタ５０
にエラーフラグ回路４の出力を加算する加算回路である
。また第８図は第７図の動作を示すタイムチャートであ
る。

以上この動作について説明する。

本実施例はデータが記録されているエリアを検出する制
御信号を生成し、この信号で同期検出回路の入力を制御
することにより、データエリア外で同期信号が誤検出さ
れることをなくしたものである。再生信号はいったんＳ
／Ｐ変換回路１に入力される。このＳｌＰ　皆換回路の
出力は・　］ｌ　・デコーダ回路２でこのコードが変調規則に一致している
か否かのチェックをおこなう。たとえば変調則が８−１
０変調であれば、１０ビツトおきに変調則に一致したこ
とを示す出力が得られる。

この出力を加算回路５３を介してシフトレジスタ５０に
入カスる。シフトレジスタ５０は再生信号の１周期長の
長さを持っており、これを−巡させ前の１周期にデコー
ダ回路２が検出した値に検出値を加算回路５６で加算し
ていく。この操作を繰りかえし、相関をとるとシフトレ
ジスタ５０には信号が記録されている領域はフラグが多
く書き込まれ、データが記録されていない領域はほとん
ど書き込まれなくなる。シフトレジスタ５０の内容をデ
ータエリア回路５１に入力し、信号エリアよりわずか広
く設定したエリアゲート信号をつくる。この信号をゲー
ト５２に入力し、信号が記録されている領域のみ再生信
号１０を同期検出回路６に入力することにより、信号以
外のエリアで雑音等で同期信号が誤検出されるのを防ぐ
ものである。

この実施例によれば、拘止儒号のレベルが低下し、同期
信号の検出を時々）ｌ？Ｊまるよ５になっても、エラー
フラグ回路４．シフトレジスタ５０゜加算回路５３かも
構成される相関回路により、データが記録されているエ
リアを検出することができる。この信号をゲート５２を
制御することにより、同期検出回路のデータエリア外で
の誤検出を防ぎ、同期検出回路の動作を安定にすること
ができる。

〔発明の効果〕

本発明によれば、同期引き込み時に雑音等により誤った
位置に生じた同期検出信号によって同期引き込みに入っ
たことを検出し、同期回路でリセットすることができる
ので、同期引き込み特性および同期信号につづくデータ
ワードのワード同期をより正しく行なうことができる。

【図面の簡単な説明】

第１図は本発明の実施例を示す図、第２図と第３図は第
１図の実施例の動作を示すタイムチャート図、第４図は
工２−フラグ検出回路の一実施例を示す図、第５図は本
発明による他の一実施例を示す図、第６図は第５図の動
作を示すタイムチャート図、第７図は本発明の別の一実
施例を示す図、第８図は第７図の実施例の動作を示すタ
イムチャート図である。

Claims

【特許請求の範囲】１、データをディジタル変調し一定時間おきに同期信号
を付加して記録し、再生時には検出した同期信号をもと
にデータを再生するＰＣＭ記録再生装置において、再生
信号から同期信号を検出する同期信号検出回路と、該同
期信号検出回路で検出された同期信号をもとに同期保護
をおこなう同期信号保護回路と、該同期信号保護回路の
出力でリセットされデータに同期したラッチクロックを
生成するタイミング回路とディジタル変調された再生信
号から変調前のデータを復調するデコーダ回路とからな
る同期回路を具備し、該デコーダ回路に入力された再生
信号がディジタル変調の規則に従っているか否かをチェ
ックするチェック回路と該チェック回路の出力でタイミ
ング回路と同期信号保護回路をリセットすることを特徴
とする同期回路。２、特許請求の範囲第１項記載の同期回路において、チ
ェック回路の出力を計数する計数器と計数器出力がある
一定値を越えた時にタイミング回路と同期回路とをリセ
ットするリセット回路を有することを特徴とする同期回
路。