JPS62127946A - 演算処理装置の試験制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に関し、特に演算処理装置の試験
制御方式に関する。

〔従来の技術〕

従来、この種の演算処理装置の試験制御方式では、スト
ール状態の検出機構がなく、ストール状態のときには操
作員の強制終了指示によって試験の終了を行っていた。

〔発明が解決しようとする問題点〕

上述した従来の演算処理装置の試験制御方式では、強制
終了を行うので、試験の後処理、つまり、試験中の演算
処理装置の停止、オペレーティングシステムへの主記憶
装置内の試験用記憶領域の組込み等ができないという欠
点がある。

また、後処理が行える場合にも、操作員の介入を必要と
するという欠点がある。

本発明の目的は、上述の点に漏み、試験中の演算処理装
置のストール状態を自動的に検出して操作員の介入なし
に試験の後処理を行うことができる演算処理装置の試験
制御方式を提供することにある。

〔問題点を解決するための手段〕

本発明の演算処理装置の試験制御方式は、上記ｔｑ装置
と、複数台の演算処理装置と、これら演算処理装置の試
験を制御する試験制御装置と、この試験制御装置と各演
算処理装置とを接続する複数の通信手段とを含む情報処
理システムにおいて、前記試験制御装置からの指令によ
り被試験用演算処理装置以外の演算処理装置を介して前
記主記憶装置内の試験用記憶領域をオペレーティングシ
ステムから論理的に切り離す試験用記憶領域切離し手段
と、前記被試験用演算処理装置での試験の実行時に所定
時間以内に前記通信手段を介して前記試験制御装置に通
知を発行する通知発行手段と、この通知発行手段から発
行される前記通知を監視することにより前記被試験用演
算処理装置での…１記試験のストール状態を検出して前
記被試験用演算処理装置を停止させる被試験用演算処理
装置停止手段と、前記被試験用記憶領域の前記オペレー
ティングシステムへの組込みを前記被試験用演算処理装
置以外の演算処理装置を介して前記オペレーティングシ
ステムに要求する接続要求手段とを有する。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例の演算処理装置の試験制御方
式を適用する情報処理システムの構成図である。この情
報処理システムは、２台の演算処理装置ＡｌｌおよびＢ
１２と、主記憶装置１３と、試験制御装置１４と、演算
処理装置Ａｌｌと試験制御装置１４とを接続する試験制
御インタフェースＡ１５と、演算処理装置Ｂ１２と試験
制御装置１４とを接続する試験制御インタフェース８１
６と、主記憶装置１３と試験制御装置１４とを接続する
試験制御インタフェースＣ１７とを含んで構成されてい
る。

主記憶装置Ｗ１３上で動作するオペレーティングシステ
ム（図示せず）は、試験制御装置１４からの試験制御イ
ンタフェースＡ１５および演算処理装置Ａ１１または試
験制御インタフェースＢ１６および演算処理装置Ｂ１２
を介した割込みを受は付ける一方、同様の経路を介して
オペレーティングシステムから試験制御装置１４に割込
みを起こすこともできるようになっている。また、オペ
レーティングシステムは、試験制御インタフェースＣ１
７および主記憶装置１３の所定の記ｉｆｆ　ｊＪｆ域を
介して試験制御装置１４と情報の送受が可能となってい
る。

第２図を参照すると、本実施例の演算処理装置の試験制
御方式における被試験用演算処理装置での処理は、カウ
ンタ初期設定ステップ２１と、試験実行ステップ２２と
、カウンタインクリメントステップ２３と、終了判定ス
テップ２４と、試験実行中通知ステップ２５と、試験終
了通知ステップ２６とからなる。

本実施例の演算処理装置の試験制御方式においては、試
験がｎ個に分割されており、各ｉ番目（ｉ＝１．　２．
・・・、ｎ）の試験は一定時間Ｔ４以内に終了するよう
に設計されている。

次に、このように構成された本実施例の演算処理装置の
試験制御方式の動作について、演算処理装置Ｂ１２の試
験を行う場合を例にとって説明する。

なお、被試験用演算処理装置Ｂ１２は、試験に入る前に
故障等の原因によりオペレーティングシステムから切り
離されているものとする。

試験制御装置１４に試験の起動を指示すると、試験制御
装置１４から試験制御インタフェースＡ１５および演算
処理装置Ａｌｌを介して主記憶装置１３上のオペレーテ
ィングシステムに主記憶装置１３内の試験用記憶領域を
切り離すようにとの指令が伝えられ、オペレーティング
システムは試験用記ｔＩｌｙ領域を論理的に切り離す。

また、試験制御装置１４は、試験制御インタフェースＢ
１６を介して演ゴγ処理装置Ｂ１２に試験のための初期
設定を行うようにとの指令を伝え、演算処理装置８１２
は初回設定される。

さらに、試験制御装置１４は、試験制御インタフェース
Ｃ１７を介して主記憶装置１３の試験用肥土な領域に必
要な情報を書き込み、試験が可能な状態とする。

このようにして試験可能状態になると、試験制御装置１
４は、試験制御インタフェースＢ１６を介して演算処理
装置ＢＬ２に試験の起動をかける。

演算処理装置Ｂ１２で試験の実行が開始されると、ステ
ップ２１でカウンタｉが１に初期設定され、ステ、プ２
２で１番目の試験が実行される。ｉ番目の試験の実行が
終了すると、ステップ２３でカウンタ１がインクリメン
トされ、ステップ２４でカウンタ１が試験数ｎと比較さ
れる。カウンタｉが試験数ｎより小さいか等しいときに
は、実行すべき試験が残っているので、ステップ２５で
演算処理’ＡＨＢ１２から試験制御インタフェースＢ１
６を介して試験制御装置１４に試験が実行中であること
を通知し、ステップ２２に戻って以下のステップを繰り
返す。

ステップ２４でカウンタｌが試験数ｎより大きくなると
、実行すべき試験が無くなったことを意味するので、ス
テップ２６で演算処理装置Ｂ］、２から試験制御インタ
フェース８１６を介して試験制御装置１４に試験が終了
したことを通知し、処理を終了する。

このように、本実施例の演算処理装置の試験；ｈ制御方
式では、１番目の試験から順にｎ番目の試験までを実行
し、各ｉ番目とｉ＋１番目（ｉ＝１゜２、・・・、ｎ）
の試験の間に試験実行中状態であることを試験制御袋２
１４に通知する。ｎ番目の試験が終了すると、試験終了
を試験制御装置１４に通知する。

試験制御装置１４は、試験を起動させると、時間Ｔ１よ
り十分大きな時間Ｔ２が経過するまで試験実行中通知あ
るいは試験終了通知を監視する。また、試験実行中通知
を受は取った場合には、試験実行中通知を受は取った時
から時間Ｔ２が経過するまで、次の試験実行中通知ある
いは試験終了通知を監視する。

試験制御装置１４は、演算処理装置Ｂ１２から試験制御
インタフェースＢ１６を介して試験終了通知を受は取る
と、試験制御インタフェースＢ１６を介して／１ｉ７ｎ
処理装置Ｂ１２を停止させる。また、試験制御インタフ
ェースＡ１５および演算処理装置Ａｌｌを介シてオペレ
ーティングシステムに主記憶装置１３の試験用記憶領域
の組込みを要求する。これにより、オペレーティングシ
ステムが論理的に切り離された試験用記’ｔ’ｌ　ＳＩ
Ｔ域を組み込んで試験が終了される。

また、ニエ（駅制御装置１４が試験を起動した後あるい
は試験実行中通知を受は取った後に時間Ｔ２が経過して
も試験実行中通知あるいは試験終了通知を受は取らなか
った場合には、試験制御装置１４は試験がストールして
いるものと見做し、試験制御インタフェースＢＩ６を介
して試験中の演算処理装置Ｂ１２を停止させる一方、試
験制御インタフェースＡ１５および演算処理袋ＷＡＩＬ
を介してオペレーティングシステムに主記憶装置１３の
試験用記憶領域の組込みを要求する。これにより、論理
的に切り離された試験用記憶領域がオペレーティングシ
ステムに組み込まれて試験が終了する。

なお、上記実施例では演算処理装置Ｂ１２を試験する場
合を例にとって説明したが、演算処理装置Ａｌｌを試験
する場合でも同様であることはいうまでもない。

また、演３γ処理装置を２台含む情報処理システムを例
としたが、演算処理装置を３台以上含む情報処理システ
ムでも本発明が同様に適用できることはいうまでもない
。

〔発明の効果〕

以上説明したように本発明は、試験のストール状態を検
出することにより、ストールした場合にオペレーティン
グシステムから切り離されている主記憶装置の記憶領域
をオペレーティングシステムに組み込むことができ、主
記憶装置の記憶領域を有効に使用できるという効果があ
る。

また、試験のストール状態の検出および解除を自動的に
行うことにより、ストール状態の検出および解除に操作
員の介入を必要としないという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の演算処理装置の試験制御方
式を適用する情報処理ノステムの構成図、第２図は第１
図中に示した演算処理装置での試験処理を示す流れ図で
ある。 図において、 １１・・・／ｊＩ算処理装置装置 １２・・・演算処理装置Ｂ、 １３・・・主記憶装置、 １４・・・試験制御装置、 １５・・・試験制御インタフェースＡ、１６・・・試験
制御インタフェースＢ、１７・・・試験制御インタフェ
ースＣである。

Claims (1)

1. 【特許請求の範囲】 主記憶装置と、複数台の演算処理装置と、これら演算処
   理装置の試験を制御する試験制御装置と、この試験制御
   装置と各演算処理装置とを接続する複数の通信手段とを
   含む情報処理システムにおいて、 前記試験制御装置からの指令により被試験用演算処理装
   置以外の演算処理装置を介して前記主記憶装置内の試験
   用記憶領域をオペレーティングシステムから論理的に切
   り離す試験用記憶領域切離し手段と、 前記被試験用演算処理装置での試験の実行時に所定時間
   以内に前記通信手段を介して前記試験制御装置に通知を
   発行する通知発行手段と、 この通知発行手段から発行される前記通知を監視するこ
   とにより前記被試験用演算処理装置での前記試験のスト
   ール状態を検出して前記被試験用演算処理装置を停止さ
   せる被試験用演算処理装置停止手段と、 前記被試験用記憶領域の前記オペレーティングシステム
   への組込みを前記被試験用演算処理装置以外の演算処理
   装置を介して前記オペレーティングシステムに要求する
   接続要求手段と、 を有することを特徴とする演算処理装置の試験制御方式
   。