JPS62106660A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、スイッチング装置の受光部として用いられ
る半導体装置に関する。

〔背景技術〕

入力端子に信号を入力して回路内のスイッチング素子を
動作させ、スイッチングを行うスイッチング装置として
、第２図に示した回路構成のものが用いられている。こ
のものは、入力端子３８゜３８に信号を入力して、この
入力端子３８．３８に接続された発光素子３９を発光さ
せ、その光を光電変換素子Ｄ１で受光する。光を受光し
た光電変換素子り、は、その光を電気信号に変換して電
界効果トランジスタ（以下、ｒＦＥＴＪと記す）Ｔ、に
入力し、ＦＥＴＴ、はその電気信号によって出力端子４
０．４０間のスイッチングを行う。

以上のように、第２図のスイッチング装置では入力端子
３８．３８と出力端子４０．４０との間の信号のやりと
りが光によって行われるようになっているため、両端子
間が電気的に絶縁されている（共通帰線を有しない）必
要がある場合などに多用されている。

従来、このようなスイッチング装置では、発光素子３９
．光電変換素子Ｄ１およびＦＥＴＴ、が、それぞれ別の
半導体基板上に形成されており、光電変換素子Ｄ１とＦ
ＥＴＴｌ　との間はワイヤボンディング等で結線される
ようになっていた。このため、このようなスイッチング
装置を製造するにあたっては、その組み立てに多数の工
程および部品を必要とし、充分な信頼性が得られず、コ
ストも高いものであった。また、前述したように、ＦＥ
ＴＴ、が、独立した半導体基板上に単独で形成されるよ
うになっているため、半導体基板の切り出しからボンデ
ィングまでの間に、ＦＥＴＴ。

の絶縁ゲートが静電気等で絶縁破壊してしまう恐れがあ
る。このため、ＦＥＴＴｌが搭載されている半導体基板
に対しては、アース等の絶縁破壊対策が必要であり、取
り扱いが不便なものであった以上の問題を解決するため
に、ＦＥＴＴ、と光電変換素子り、とを同一の半導体基
板上に集積することが考えられる。しかしながら、半導
体基板自体をＦＥＴのドレイン領域として使用する二重
拡散形のＦＥＴでは、その半導体基板上に他の素子であ
る光電変換素子を形成することは事実上不可能である。

また、半導体基板自体をＦＥＴのドレイン領域として使
用しないＦＥＴであっても、単に同一基板」二に光電変
換素子を並べて形成したのでは、その出力電圧がリーク
電流のために低下してしまい、実用的なスイッチング装
置を得ることはできない。

そこで、誘電体分解基板（ＤＩ基板）の各分離島上に、
前記各素子を別々に配置することが考えられるが、この
方法では生産性に乏しく、また、高価であるため、実用
化されるに至っていない。

〔発明の目的〕

この発明は、以上の問題に鑑みてなされたものであって
、ＦＥＴと光電変換素子とが同一基板上に形成されてい
るため、多数の工程や部品を必要とせず、しかも、コス
トが低くて信頼性が高く、実用性の高い半導体装置を提
供することを目的としている。

〔発明の開示） 以上の目的を達成するため、この発明は、電界効果トラ
ンジスタのゲート・ソース間に、少なくとも、光電変換
素子アレイが挿入されていて、スイッチング装置の受光
部となる半導体装置であって、前記光電変換素子アレイ
が、それ以外の素子が形成された半導体基板上に、絶縁
層を介して形成されていることを特徴とする半導体装置
を要旨としている。

以下に、この発明を、その実施例をあられす図面にもと
づいて、くわしく説明する。

まず、第１図の実施例について、説明する。

Ｎ型（第１導電型）の低抵抗領域１ａと高抵抗領域１ｂ
とを有する半導体基板１の前記高抵抗領域ｌｂ側の表面
に、Ｐ型（第２導電型）不純物領域であるＰ層２・・・
が互いに離間して形成されている。各２層２・・・内の
表面には、さらに、Ｎ型不純物領域であるＮ゛層３・・
がそれぞれ２つずつ互いに離間して形成されている。以
上各不純物領域が形成された半導体基板１の表面上には
、絶縁膜４ａを介して、前記各２層２・・・の間をつな
ぐように、Ｐｏ１ｙＳｉ等からなる電極５・・・が設け
られている。そして、この電極５を絶縁ゲート、Ｎ゛層
３ソース、各２層２のまわりのＮ型の半導体基板ｌをド
レインとして、複数のニ重拡散型のＦ　Ｅ　Ｔ　（ＤＭ
Ｏ３ＦＥＴ）　Ｔ　Ｉ　　・・・が形成されている。こ
のような二重拡散型のＦＥＴでは、そのチャンネル長が
、Ｎ型の半導体基板１とＮ゛層３によってはさまれた２
層２のｊ￥み、すなわち、半導体基板ｌへの２層２とＮ
゛層３の拡散状態によって規定されるため、ホトリソグ
ラフィ技術によらず、短くすることができ、高耐圧２高
速特性を実現することができるものである。

各電極５の上面には保護膜を兼ねた絶縁１ｉ４ｂが形成
されており、その上に各ＦＥＴＴ、間にわたってＡ１等
の導電性薄膜６が形成されている。

この感電性薄膜６は、図にみるように、各Ｎ＋層３・・
・および各１層（ベース）２・・・とコンタクトしてお
り、ソース電極として使用されるものである。一方、各
電極５・・・は図示していないところで接続されており
、また、各Ｆ　Ｅ　Ｔ　Ｔ　＋・・・のドレインは前述
したように１つの半導体基板１の１部であるため、これ
も、電気的に接続されている。したがって、各Ｆ　Ｅ　
Ｔ　Ｔ　＋　　・・・は並列に接続されていることにな
る。

以上のようにＦＥＴＴ、　　・・・が形成され、接続さ
れた半導体基＋Ｆ１）表面上には、このＦ　ＥＴＴｌ　
・・・を覆うように絶縁層７が形成されているそして、
この絶縁層７の上に複数の光電変換素子Ｄ１　・・・が
直列に接続された光電変化素子アレイが形成されること
でこの発明は構成される。

光電変換素子ＤＩは図にみるような構造となっている。

すなわち、前記絶縁層７上に光電変換素子アレイに必要
な光電変換素子Ｄ１　・・・の数だけの導電性ＦＪｆｌ
＊　（Ｎ　ｉ　−Ｃｒ等）８・・・が形成されている。

各導電性薄膜８・・・上には、それぞれアモルファスシ
リコンからなる２層９．Ｉ層１０、ＮＪｉ！１）がこの
順に積層されており、さらにその上にＩｎｚ０３等の透
明導電膜１２が設けられていて、以上の各層によってＰ
ＩＮ型の光電変換素子（アモルファスシリコンフォトダ
イオード）Ｄ＋が構成されているのである。

透明導電膜１２は、図にみるように、隣接する光電変換
素子Ｄ１の導電性薄膜８と接触しており、このことによ
って複数の光電変換素子り、・・・が同一方向に直列に
接続されていて、光電変換素子アレイが形成されている
。そして、この光電変換素子アレイの一方の末端である
左はしの光電変換素子の導電性薄膜８は、図にみるよう
に、ＦＥＴＴ、のゲート５と、導電層６′を介して接続
されている。導電層６′は、導電性薄膜６と同時に、こ
の導電性薄膜６と接続しないように形成されているもの
である。光電変換素子アレイのもう一方の末端である右
はしの光電変換素子り、の透明導電膜１２は、前記導電
性薄膜８と同時に形成された導電層８′を介して、各Ｆ
　Ｅ　Ｔ　Ｔ　＋　　・・・のソース電極でおり導電性
薄膜６と接続されている。そして、このことによって、
光電変換素子アレイがＦＥＴのゲート・ソース間に挿入
されて、各素子の数こそ違うが、第２図に示したスイッ
チング装置の右側の回路（受光部）とほぼ等価的な回路
が形成されるのである。以上のように、ＦＥＴおよび光
電変換素子アレイが集積された半導体基板の表面には、
さらに、必要に応じて図の実施例のように、絶縁性保護
膜１３を形成することもできる。なお、図中、１４は、
基板とは異なる導電形（ここではＰ゛型）の不純物を以
上の素子をとりかこむような形に拡散して得られるガー
ド・リングであって、この発明に必ずしも必要なもので
はないが、このようにすることで、この実施例のような
二重拡散型ＦＥＴの絶縁耐圧を向上させ高耐圧化をはか
ることが可能となるのである。

以上の実施例では、基板がＮ型であったため、第１導電
型がＮ型で、第２導電型がＰ型であったが、基板がＰ型
であれば、第１導電型がＰ型で第２導電型がＮ型になる
ことは、いうまでもない。

以上のように、この実施例では、光電変換素子アレイが
半導体基板Ｉ上に、絶縁層７を介して形成されるこの発
明の構成を採用しているため、この光電変換素子アレイ
は、二重拡散型のＦ　ＥＴＴｌ　・・・とは、出力端子
であるその両末端以外の部分では電気的に完全に分離さ
れている。このため、二重拡散型のＦＥＴと光電変換素
子アレイとを以上のように同一基板上に形成することが
可能となるのである。

この発明の別の実施例を、第３図および第４図を参照し
ながら説明する。第４図中、実線の部分は、この実施例
の等価回路をあられしている。

すなわち、この実施例は、２つのＦＥＴＴｚ。

Ｔ２の共通のゲート・ソース間に第１の光電変換素子ア
レイＤＡ、が挿入されているとともに、この第１の光電
変換素子アレイＤＡ、と並列にノーマリィ・オンのトラ
ンジスタＴ、が接続され、このノーマリィ・オンのトラ
ンジスタＴ３のゲート・ソース間に第２の光電変換素子
７レイＤＡ、が挿入されてなるものである。このような
回路では、ノーマリィ・オンのトランジスタＴ３が光照
射時には開放状態、光遮断時には短絡状態となるので、
光遮断後も第１の光電素子アレイＤＡ、に残る電荷をす
みやかに放電させることができ、このことによって、光
遮断後に２つのＦ　ＥＴＴｚ　、　Ｔ２をすみやかに遮
断させることが可能となる。また、光照射が充分でない
場合に、Ｆ　Ｅ　Ｔ　Ｔｚ　、　Ｔ２がオンでもオフで
もない状態になるのを防ぐこともできるのである。

この実施例の具体的構成は第３図のようになっている。

すなわち、Ｐ型（第１導電型）の半導体基板２１の表面
に、Ｎ型（第２導電型）不純物領域である３つのＮ゛層
２２，２３．２３が、互いに離間して形成されている。

２つのＮ゛層２３゜２３は、Ｎ“層２２をはさむように
位置しており、その上に、２つのＮ゛層２３，２３とＮ
３層２２との間をつなぐような位置に、絶縁膜２４，２
４を介して、Ｐｏ１ｙＳｉ等からなる２つの電極２５゜
２５が設けられている。なお、この２つの電極２５．２
５は、図にはあられしていない位置で、図中破線で示し
たように互いに接続されている。そして、Ｎ゛層２２を
共通のソース、２つのＮ゛層２３．２３をそれぞれ独立
したドレイン、２つの電極２５．２５をゲートとして、
先述した２つのＦ　Ｅ　Ｔ　Ｔ　ｚ　、　Ｔ　２が通常
のＭＯＳ型として形成されている。図中、Ｏ，，０２は
、それぞれ、ドレインに接続された出力端子であって、
このようにすることで、極性の異なった信号を同時に処
理できるものである。

２つのＦＥＴＴｚ　、Ｔｚの上には、さらに、保護膜を
兼ねた絶縁層２６が半導体基Ｆｉ２１の全表面にわたっ
て形成されている。そして、この絶縁層２６の上に、第
１の光電変換素子アレイＤＡ。

が形成されるだけでもこの発明の構成となるのであるが
、この実施例では、さらに、ノーマリィ・オンのトラン
ジスタＴ３を、２つのＦＥＴＴｚ。

Ｔ２と同一基板上に形成するとともに、第２の光電変換
素子アレイＤＡｚをも絶縁層２６の上に形成するように
なっている。このようにすることで、第１の光電変換素
子アレイＤＡ、はもちろんのこと、第２の光電変換素子
アレイＤＡ、から半導体基板へ流出するリーク電流をも
なくすことができるため、より動作が確実で信頼性の高
いスイッチング装置を得ることが可能となるのである。

前述したノーマリィ・オンのトランジスタＴ３は次のよ
うにして構成される。すなわち、半導体基板２１表面に
は、先の２つのＦＥＴＴ２−、Ｔ２を構成するＮ゛層２
２．２３．２３とは少しはなれた位置に、２つのＮ゛層
２７，２８が互いに離間して形成されている。半導体基
板２１表面上には、前記２つのＮ°層２７，２８をつな
（ような位置に、絶縁膜２９を介して、やはりＰｏ　Ｉ
　ｙＳ　ｉ等からなる電極３０が形成されている。そし
て、この電極３０をゲート、Ｎ゛層２７をソース、Ｎ゛
層２８をドレインとしてＭＯＳ型のＦＥＴが形成される
のであるが、ここでは、図にみるように、Ｎ゛Ｎ２７と
Ｎ゛層２８との間にＮチャネル３１が形成されており、
これによってこのＦＥＴはＮチャネル・デプレシ３ンＭ
ＯＳ　Ｆ　ＥＴ、すなわち、ノーマリィ・オンのトラン
ジスタＴ３となるのである。そして、このノーマリィ・
オンのトランジスタＴ３の上にも保護膜を兼ねた絶縁層
２６が形成されていることはいうまでもない。

このようにして形成されたノーマリィ・オンのトランジ
スタＴ３のソースであるＮ°層２７は先の２つのＦＥＴ
Ｔｚ　、Ｔｚの共通のソースであるＮ″Ｎ２２と、ドレ
インであるＮ゛層２８は先の２　ツ（Ｄ　Ｆ　Ｅ　Ｔ　
Ｔ２　、　Ｔｚのゲートである電極２５と、それぞれ、
図中破線で示したように接続されている。

第１および第２の光電変換素子アレイＤＡ、。

ＤＡ２を構成する１つずつの光電変換素子Ｄ２およびＤ
３は、次のように構成されている。前記絶縁層２６の表
面上に、第１および第２の光電変換素子アレイＤ　Ａ　
＋　、　　Ｄ　Ａ　ｔを構成するのに必要な光電変換素
子り、、Ｄ、の数だけ（ここでは２つずつ）のＰ型（第
１導電型）Ｓｉ単結晶薄膜３２．３２，３３．３３が形
成されている。このように、絶縁層上にＳｉ単結晶薄膜
３２や３３を形成する方法としては、例えば、あらかじ
めＳｔの多結晶あるいはアモルファス薄膜を形成してお
いて、それにレーザーを照射して溶融させ、冷却して単
結晶化する、いわゆる、レーザー溶融結晶化法等があげ
られるが、それ以外の方法によることも可能である。以
上のようにして形成されたＰ型の各Ｓｉ単結晶薄膜３２
．３２の表面には、′Ｎ型（第２導電型）不純物を拡散
してＮ層３２ａ、３２ａが形成され、Ｓｉ単結晶薄膜３
２．３２ののこりの部分である２層３２ｂ、３２ｂと、
このＮ層３２ａ、３２ａとのＰＮ接合によっで光電変換
素子Ｄｚ、Ｄｚが形成されている。２つの光電変換素子
Ｄｔ、Ｄｚの間には、左側の光電変換素子Ｄ２のＮ層３
２ａと右側の光電変換素子Ｄ２の２層３２ｂとをつなぐ
導電性薄膜３４ａが形成されており、これによって２つ
の光電変換素子り、、Ｄ２が直列に接続されて、前記第
１の光電変換素子アレイＤＡ、が形成されている。この
第１の光電変換素子アレイＤへ、の一方の末端である左
側の光電変換素子Ｄ２の２層３２ｂは導電性薄膜３４ｂ
によって、ＦＥＴＴ２のゲートである電極２５と接続さ
れており、もう一方の末端である右側の光電変換素子Ｄ
２のＮ層３２ａは導電性薄膜３４Ｃを介して、図にはあ
られしていない部分で、図中破線で示したように、２つ
のＦ　Ｅ　Ｔ　Ｔ２　、　ＴｚのソースとなるＮ゛層２
２と接続されている。そして、このことによって、第１
の光電変換素子アレイＤＡ、が２つのＦＥＴＴ、、Ｔ２
のゲート。

ソース間に、先のノーマリィ・オンのトランジスタＴ、
と並列に挿入されているのである。なお、図中、３６．
３６は絶縁性保護膜である。

一方、各Ｓｉ単結晶薄膜３３．３３の表面にも、同様に
Ｎ型不純物を拡散して、８層３３ａ、３３ａが形成され
ており、のこりの部分である２層３３ｂ、３３ｂと、こ
の８層３３ａ、３３ａとのＰＮ接合によって光電変換素
子Ｄ３．Ｄ：ｌが形成されている。なお、図中、３７．
３７は、先の３６と同様な絶縁性保護膜である。この２
つの光電変換素子Ｄ３．Ｄ３も、先の光電変換素子Ｄｚ
。

Ｄ２と同様に、導電性薄膜３５ａによって直列に接続さ
れており、これによって第２の光電変換素子アレイＤＡ
２が形成されている。そして、この第２の光電変換素子
アレイＤ　Ａ　ｚの一方の末端である左側の光電変換素
子Ｄ３の８層３３ａが導電性薄膜３５ｂを介してノーマ
リィ・オンのトランジスタＴ、のゲートである電極３０
と接続され、他方の末端である右側の光電変換素子Ｄ２
の２層３３ｂが導電性薄膜３５ｃを介して、図中破線で
示したようにこのノーマリィ・オンのトランジスタＴ３
のドレインであるＮ゛層２８と接続されている。そして
、このことによって、第２の光電変換素子アレイＤ　Ａ
　ｚがノーマリィ・オンのトランジスタＴ３のゲート・
ソース間に挿入され、以上の構成によって、第４図の等
何回路が形成されているのである。なお、この実施例に
ついても、基板の導電型が逆になれば、Ｐ型とＮ型の各
層が逆になることは、先の実施例と同様である。

この発明では、さらに、ノーマリィ・オンのトランジス
タのゲート・ソース間に、このノーマリィ・オンのトラ
ンジスタの蓄積電荷を放電するための抵抗性素子Ｒをも
、第４図中一点鎖線で示したように接続することができ
る。このような抵抗性素子Ｒを備えた別の実施例を、第
５図ｆａｌに示すこの実施例は、Ｆ　Ｅ　Ｔ　Ｔ　４の
ゲート・ソース間に第１の光電変換素子アレイＤＡ３が
挿入されているとともに、この第１の光電変換素子アレ
イＤＡ３と並列にノーマリィ・オンのトランジスタＴ、
が接続され、このノーマリィ・オンのトランジスタＴ５
のゲート・ソース間に第２の光電変換素子アレイＤＡ４
と抵抗性素子Ｒとが挿入されてなるものである。抵抗性
素子Ｒとして、この実施例では、図にみるように、ＦＥ
Ｔのチャネル抵抗（ピンチオフ抵抗）を利用しているが
、これは、拡散抵抗や薄膜抵抗、あるいは、ピンチ抵抗
等、通常半導体装置で用いられる他の抵抗性素子（高抵
抗）であっても構わない。なお、抵抗性素子Ｒおよびノ
ーマリィ・オンのトランジスタＴ、として、この実施例
では、接合型ＦＥＴ　（以下、ｒＪＦＥＴＪと記す）を
用いているが、このようなＪＦＥＴは、第１および第２
の光電変換素子アレイの形成時にも損傷を受けにくいも
のである。

以上のような回路では、光遮断時には、ノーマリィ・オ
ンのトランジスタＴ、および第２の光電変換素子アレイ
ＤＡ、上に残る電荷をも抵抗性素子Ｒによってすみやか
に放電させることができて、ノーマリィ・オンのトラン
ジスタＴ、をすみやかに短絡状態とすることができるた
め、先の第４図の実施例よりもさらにすみやかにＦ　Ｅ
　Ｔ　Ｔ　４を遮断できるようになるのである。　　−
この第５図（ａ）の実施例の具体的構成は、第６図のよ
うになっている。すなわち、Ｐ型（第１導電型）の半導
体基板５１の表面に、Ｎ型（第２導電型）不純物領域で
ある２つのＮ層５２．５３が互いに離間して形成されて
いる。Ｎ層５２内の表面には、Ｐ°層５４が形成され、
このＰ゛層５４をはさむように、かつ、このＰ゛層５４
と接触しないように、２つのＮ゛層５５，５６が形成さ
れている。Ｐ＋層５４は、図中破線で示したように半導
体基板５１と接続されており、これによって半導体基板
５１とＰ゛層５４とは同電位となっている。そして、こ
の同電位となったＰ゛層５４および半導体基板５１をゲ
ート、この両者にはさまれたＮ層５２をチャネル、Ｎ゛
層５５をドレイン、Ｎ゛層５６をソースとしてＪＦＥＴ
、すなわち、ノーマリィ・オンのトランジスタＴ、が形
成されている。一方、Ｎ層５３内の表面にも、先のＮ層
５２と同様に、１つの２１層５７と２つのＮ゛層５８，
５９が形成されている。そして、先のノーマリィ・オン
のトランジスタＴ、と同様に、Ｐ゛層５７および半導体
基板５１をゲート、この両者にはさまれたＮ層５３をチ
ャネル、Ｎ・層５８をドレイン、Ｎ゛層５９をソースと
して、ＪＦＥＴが形成されているのであるが、このＪＦ
ＥＴでは、ゲートおよびソースが１つの電極６ｏによっ
て、第５図（ａ）に示したように接続されていて、先述
した抵抗性素子Ｒが形成されているのである。

このようにして、ノーマリィ・オンのトランジスタＴ５
と抵抗性素子Ｒとが形成された半導体基板５１表面上に
は、さらに、絶縁層６１が、この半導体基板５１全面に
わたって形成されている。

そして、この絶縁層６１の上に、第１および第２の２つ
の光電変換素子アレイＤＡ：ｌ　、ＤＡ、が形成される
ことで、この実施例は構成されている。

なお、この実施例において、以上２つの光電変換素子ア
レイＤＡ、、ＤＡ４を構成するのに用いられる光電変換
素子は、図にみるように、最初の実施例と同様なＰＩＮ
型のものである。すなわち、前記絶縁層６１上に光電変
換素子アレイに必要な光電変換素子の数だけの導電性薄
膜６２・・・が形成され、さらに、その上に２層６３，
１層６４、Ｎ層６５が積層され、最後にその上に透明導
電膜６６が設けられていて、この透明導電膜６６の一端
が、隣接する光電変換素子の導電性薄膜６２と接触して
おり、このことによって各光電変換素子が直列に接続さ
れているものである。このような光電変換素子を形成す
る各層は、最初の実施例のようにアモルファスシリコン
であってもよいし、第２の実施例のようにレーザー溶融
化結晶法によって形成されたＳｉ単結晶であってもかま
わない。また、この実施例では、下地である絶縁層６１
のさらに下に形成されているノーマリィ・オンのＦＥＴ
Ｔ、や抵抗性素子Ｒが、先述したように、損傷を受けに
くいものであるため、以上２つの方法によらず、その他
の方法によって光電変換素子を形成することもできる。

以上のような２つの光電変換素子アレイのうち、第２の
光電変換素子アレイＤ　Ａ　ａは、その一方の末端であ
る左はしの光電変換素子の透明導電膜６６が、図にみる
ように、ノーマリィ・オンのトランジスタＴ、のソース
であるＮ゛層５６および抵抗性素子Ｒのドレインである
Ｎ゛層５８と接続されている。もう一方の末端である右
はしの光電変換素子の導電性薄膜６２は、図にみるよう
に、ノーマリィ・オンのトランジスタＴ、のゲートであ
るＰ゛層層迄４抵抗性素子Ｒのゲート・ソース間をつな
ぐ電極６０および半導体基板５１と接続されており、こ
のことによって、第Ｓ図（ａｌの回路のうち、第２の光
電変換素子アレイＤＡ４、ノーマリィ・オンのトランジ
スタＴ、および抵抗性素子Ｒからなる部分が構成される
。そして、このあと、以上の部分を、第１の光電変換素
子アレイＤＡ３およびＦＥＴＴ４と接続すれば、第５図
（ａｌの回路が完成するのである。以上のようにして、
ノーマリィ・オンのトランジスタＴ２、第１および第２
の光電変換素子アレイＤＡ３　、ＤＡ、ならびに抵抗性
素子Ｒが集積された半導体基板の表面には、さらに、必
要に応じて、図のように、絶縁性保護膜６８を形成する
こともできる。

以上の実施例では、基板がＰ型であったため、。

第１導電型がＰ型で、第２導電型がＮ型であったが、基
板がＮ型であれば、第１導電型がＮ型で第２導電型がＰ
型になることは、いうまでもない。

その場合には、ノーマリィ・オンのトランジスタＴ、や
抵抗性素子Ｒは、この実施例のようなＮ−チャネルのＪ
ＦＥＴではなく、Ｐ−チャネルのＪＦＥＴとなる。そし
て、このようなＰ−チャネルのＪＦＥＴを使用する場合
には、等価回路として、第５図（ｂｌに示したような回
路となるように各素子を接続してやれば、Ｎ−チャネル
のＪＦＥＴを使用したときの第５図（ａｌの回路、すな
わち、この実施例と同様の働きをさせることができるよ
うになる。

つぎに、第７図の実施例について説明する。この実施例
は、先の第６図の実施例と、基本的な構成は、はとんど
かわらない。すなわち、半導体基板上に、ノーマリィ・
オンのトランジスタＴ５および抵抗性素子Ｒとなる２つ
のＪＦＥＴが形成され、その上に、絶縁層６１を介して
、２つの光電変換素子アレイＤ　Ａｘ　、　Ｄ　Ａａが
集積され、各素子が接続されてなるものである。したが
って、この実施例を等価回路であられせば、やはり・第
５図（ａ）の回路となる。そして、この実施例では、前
記ノーマリィ・オンのトランジスタＴ５および抵抗性素
子ＲとなるＪＦＥＴの構造に関する部分が先の第６図の
実施例と異なっている。

すなわち、先の第６図の実施例では、このようなＪＦＥ
Ｔは、Ｐ型の半導体基板５１上にＮ層５２．５３および
Ｐ°層５４，５７を、この順に拡散したもの、つまり、
二重拡散型のものであったが、この実施例では、図にみ
るように、ＪＦＥＴのチャネル領域を、エピタキシャル
成長によって形成している。このようにチャネル領域を
エピタキシャル成長によって形成するのは、二重拡散に
よっては容易ではなかった不純物の濃度の制御が、エピ
タキシャル成長では簡単に行え、それによってＪＦＥＴ
のピンチオフ電圧を希望する値に設定することが可能と
なるからである。このようなエピタキシャル成長による
チャネル領域の形成は、たとえば、つぎのようにして行
われる。

まず、Ｐ型（第１導電型）の半導体層５１′を用意する
。つぎに、この半導体層５１′の上に、エピタキシャル
成長によってＮ型（第２導電型）のエピタキシャル成長
層を形成する。そして、このエピタキシャル成長層にＰ
型不純物を拡散してＰ。

層６９・・・を形成すれば、それによって前記エピタキ
シャル成長層が複数のＮ層５２’、５３’・・・に分離
されるのである。

このようにして分離形成されたＮ層５２′、５３′以外
の部分は、前述したように、先の第６図の実施例とほぼ
同じである。すなわち、Ｎ層５２′の表面には、１つの
Ｐ゛層層迄４２つのＮ゛層５５゜５６とが互いに離間し
て形成されており、これによってノーマリィ・オンのト
ランジスタＴ、が形成されている。ＮＭ５３”の表面に
は、同じく、１つのＰ″層５７と２つのＮ″Ｊ’Ｗ５８
，５９とが互いに離間して形成されていて、そのＰ゛層
５７とＮ゛層５９とが電極６０によって接続されてチャ
ネル抵抗を利用した抵抗性素子Ｒが形成されている。そ
して、その上に絶縁層６１を介して第１および第２の光
電変換素子アレイＤ　Ａ３　、　　Ｄ　Ａ４が形成され
、これらの各素子と、さらに、図にはあられしていない
ＦＥＴＴ、とが接続されて、第５図（ａｌの回路が構成
されるのである。

なお、この実施例でも、第６図の実施例のように絶縁性
保護膜６８を半導体基板の表面に設けるようにしても構
わない。また、この実施例においても、基板の導電形が
逆になれば、Ｐ型とＮ型の各層が逆になることは、第６
図の実施例と同様である。そして、そのときには、先の
実施例と同様に、各素子を第５図［ｂｌの回路と等価に
なるように接続してやればよい。

つぎに、第８図の実施例について説明する。なお、この
実施例では、ノーマリィ・オンのトランジスタＴ、およ
び抵抗性素子Ｒとして働＜ＪＦＥＴがＰチャネル型であ
るので、第５図（ａ）の回路ではなく、第５図ｆｂ）の
回路と等価であるが、それ以外の構成は先の２つの実施
例とほぼかわらない。

すなわち、ノーマリィ・オンのトランジスタＴ。

と抵抗性素子Ｒとが形成された半導体基板上に、絶縁層
６１を介して、第１および第２の光電変換素子アレイＤ
Ａ、、ＤＡ、が形成されてなるものである。したがって
、以下では、先の２つの実施例との相違点についてのみ
説明する。

Ｐ型（第１導電型）の半導体層５１′上にＮ型（第２導
電型）のエピタキシャル成長層が形成され、それが、Ｐ
型不純物領域であるＰ”１ｉ１６９・・・によって島状
に分離されて複数のＮ層５２′、５３′、・・・となっ
ている。Ｎ層５２′の表面には９層７０が形成されてお
り、この２層７０内の表面には、さらに、１つのＮ＋層
７１と２つのＰ゛層７２．７３とが互いに離間して形成
されている。

２層７０外のＮ層５２′の表面には、この９層７０と接
触しないように、Ｎ３層７４が形成されている。そして
、図中破線で示したように、このＮ１層７４と、２層７
０内のＮ゛層７１とが接続されており、それによってこ
のＮ゛層７１とＮ層５２′とをゲート、この両者にはさ
まれた９層７０をチャネル、Ｐ゛層７２をドレイン、２
１層７３をソースとしてＪＦＥＴ、すなわち、ノーマリ
ィ・オンのトランジスタＴ、が形成されている。一方Ｎ
Ｉ否５３′内の表面にも２層７５と、それと離間したＮ
゛層７４とが形成されている。２層７５内の表面には、
さらに、１つのＮ″層７６と２つのＰ。

層７７．７８とが、先の９層７０の場合と同様にして配
列されている。そして、先のノーマリィ・オンのトラン
ジスタＴ、と同様に、Ｎ”Ｊｉ７６およびＮ層５３′を
ゲート、この両者にはさまれた２層７５をチャネル、Ｐ
＋層７７をドレイン、Ｐ１）ｉ７８をソースとして、Ｊ
ＦＥＴが形成されているのであるが、このＪＦＥＴは、
ゲートおよびソースが１つの電極６０によって、第５図
（ｂ）に示したように接続されていて、抵抗性素子Ｒと
して使用されるようになっている。

以上のように、この実施例では、半導体基板上に島状に
分離形成されたＮ層５２′、５３′内に、さらに、二重
拡散によってノーマリィ・オンのトランジスタＴ、や抵
抗性素子ＲとなるＪＦＢＴを形成しており、各ＪＦＥＴ
は、前記Ｎ層５２”、５３’内だけで構成されるように
なっている。したがって、この実施例では、先の２つの
実施例（すなわち、基板自体をも素子の一部として使用
するもの）のように、基板自体の電位が、ＪＦＥＴの動
作にともなって変化してしまうことなく、基板自体、つ
まり、半導体層５１′やＰ゛層６９・・・等は常に一定
の電位状態を保つことができる。このため、先の２つの
実施例では、同一基板上にその他の素子、たとえば、Ｆ
　Ｅ　Ｔ　Ｔ　４等を形成することができなかったのに
対し、この実施例では、ＦＥＴ　Ｔ　４等を同一基板上
に形成することができるようになっているのである。こ
のように、この実施例では、ノーマリィ・オンのＦＥＴ
ＴＳや抵抗性素子Ｒと同一基板上に、その他の素子、た
とえば、ＦＥＴＴ４等をも形成することができるため、
素子数が第１および第２の実施例よりも多いにもかかわ
らず、部品数や工程は極端に増加することがなく、しか
も動作は第６図や第７図の実施例と同様のものが得られ
る。

これまでは、この発明の半導体装置について、以上５つ
の実施例にもとづいて説明してきたが、この発明の構成
は、以上の実施例に限られるものではない。たとえば、
光電交換素子アレイは、以上の実施例のように、ＦＥＴ
やノーマリィ・オンのトランジスタの直上に設けられる
必要はなく、絶縁層上の、ＦＥＴやノーマリィ・オンの
トランジスタからはずれた位置に設けられるようであっ
ても構わない。また、光電変換素子アレイとして、第１
の実施例では５つの、第２の実施例では２つの、第３〜
第５の実施例では３つの光電変換素子が、それぞれ、直
列に接続されたものを使用しているが、この光電変換素
子の数は少なくとも２つ以上であれば、いくつであって
もかまわない。

このように光電変換素子を、少なくとも２つ以上直列に
接続した光電変換素子アレイとして用いなければならな
いのは、次のような理由からである（１）　　ＦＥＴ　
（Ｔ＋　、ＴｚおよびＴ４）をある程度以上低抵抗にす
る、すなわち、導通状態とするためには、そのＦＥＴの
ゲートスレッシュホールド電圧よりもさらに１■程高い
ゲート電圧を必要とする。

（２）　　ノーマリィ・オンのトランジスタ（Ｔ３゜Ｔ
６等）では、一般に、そのゲートスレッシュホールド電
圧よりも低い電圧でもサブスレッシュホールド電流が流
れているため、これをリーク電流程度まで下げる、すな
わち、はぼ完全に遮断するためには、６００ｍＶ以上の
ゲート電圧を必要とする。

（３）不純物半導体薄膜のＰＩＮ接合あるいはＰＮ接合
１つでは以上（１），＋２１項を満足する充分な電圧が
得られない。

以上のような理由から、この発明では、光電変換素子を
２つ以上直列に接続して、１単位の光電変換素子の出力
を加算し、ＦＥＴやノーマリィ・オンのトランジスタを
完全に作動できるだけの出力電圧を作ることのできる光
電変換素子アレイを形成してやることが不可欠となるの
である。また、この光電変換素子を直列に接続するにあ
たっては、以上の実施例のように各光電変換素子の出力
電極同士を接続したり、１つの電極で兼用したりしても
よいし、それ以外の方法として、たとえば、先の実施例
のようなＰＩＮ接合では、このＰＩＮ単位をくりかえし
積層して１つの素子とすることもできる。以上の実施例
では、このように構成された光電変換素子アレイの末端
と、ＦＥＴあるいはノーマリィ・オンのトランジスタと
の接続のために、金属薄膜、透明導電膜等の導電性薄膜
を使用していたが、接続する相手によっては、Ｐ層ある
いはＮ層をそのまま延長して接続するようにしてもかま
わない。また、以上の実施例では、絶縁層上に形成され
る光電変換素子として、重連したように、アモルファス
シリコンや、レーザー溶融化結晶法によるＳｉ単結晶の
薄膜を形成して使用していたが、下地であるＦＥＴ等に
損傷を与えないか、あるいは、損傷を与えてもそれを回
復できるのであれば、Ｓｅ、ＣｄＳ等の他の材料を用い
た光電変換素子を使用することもできる。

第１の実施例では、ＦＥＴとして、二重拡散型のＭＯＳ
　Ｆ　ＥＴを使用し、第２の実施例では、ＦＥＴあるい
はノーマリィ・オンのトランジスタとして、通常のＭＯ
Ｓ　Ｆ　ＥＴを使用し、さらに、第３〜第５の実施例で
はノーマリィ・オンのトランジスタや抵抗性素子として
ＪＦＥＴを使用しているが、それぞれ、ちがったタイプ
のＦＥＴを使用することも可能である。このことは、光
電変換素子についても同様であって、第１および第３〜
第５の実施例にＰＮ接合型の光電変換素子を使用したり
、第２の実施例にＰＩＮ接合型の光電変換素子を使用し
たりすることもできる。また、この発明では、以上の実
施例で用いられていない素子を同一基板上に形成するこ
ともでき、回路構成も、それらの素子を含んだものとす
ることもできる。

要するに、ＦＥＴのゲート・ソース間に、少なくとも、
光電変換素子アレイが挿入されていて、この光電変換素
子アレイが、前記ＦＥＴ等の素子が形成された半導体基
板表面を覆うように形成された絶縁層上に形成されるよ
うになっていれば、その他の構成は特に限定されないの
である。

以上のように、この発明の半導体装置は、ＦＥＴ等の素
子が形成された半導体基板上に、この半導体基板表面を
覆うように絶縁層が形成され、さらにその上に光電変換
素子アレイが形成されるようになっており、ＤＩ基板を
必要とせず、同一基板上に光電変換素子アレイとその他
の素子とを電気的に分離して形成することができるため
、多数の工程や部品を必要とせず、しかも、コストが低
くて信頼性が高く、実用性の高いものとなっている。

〔発明の効果〕

この発明の半導体装置は、以上のように構成されており
、Ｆ　Ｅ　’ｒのゲート・ソース間に、少なくとも光電
変換素子アレイが挿入されていて、この光電変換素子ア
レイが、それ以外の素子が形成された半導体基板表面を
覆うように形成された絶縁層上に形成されるようになっ
ているため、ＤＩ基板を必要とせずに、光電変換素子と
他の素子とを同一５板上に形成することができ、多くの
工程や部品を必要とせず、しかも、コストが低くて信頼
性が高く、実用性の高いものとなっている。

【図面の簡単な説明】

第１図はこの発明にかかる半導体装置の一実施例の構造
をあられす説明図、第２図はスイッチング装置の一般的
な構成をあられす回路図、第３図はこの発明にかかる半
導体装置の別の実施例の構造をあられす説明図、第４図
はこの実施例の等価回路図、第５図（ａ）、　（ｂｌは
、それぞれ、さらに別の実施例の等価回路図、第６図は
この実施例の要部の構造をあられず説明図、第７図およ
び第８Ｍは、それぞれ、さらに別の実施例の要部をあら
れす説明図である。 Ｔ＋　、Ｔ２　、Ｔ４・・・電界効果トランジスタ　Ｄ
Ａ＋　、ＤＡｚ　、ＤＡＩ　、ＤＡ４・・・光電変換素
子アレイ　１，２１．５１・・・半導体基板　７，２６
゜６１・・・絶縁層 代理人　弁理士　　松　本　武　彦 手３舟甫正書（自発　　　　　　６゜ 昭和６０年１２月２Ｓ日　　　７゜ 昭和６０年特許願第２４６７３４号 ２、発明の名称　　　　　　　　　　　　　　　　　　
　　　　　　　　　る半導体装置 ３、補正をする者　　　　　　　　　　　　　　　　　
　　　　　　　　る間中との関係　　　　　特許出願人 居　　　所　　　　東京都千代田区霞か関−下目３番１
号な　　　し 補正の対象 明細書および図面 補正の内容 （１）明細書第８頁第６行に「光電変化素子」とるを、
「光電変換素子」と訂正する。 （２）　　明細書第２２頁第３行に「２層６３」とあを
、「Ｎ層６３」と訂正する。 （３）明細書第２２頁第４行に「Ｎ層６５」とあを、「
２層６５」と訂正する。 （４）第４図を別紙のとおり訂正する。 Ｓ　　　　　　　　　　　　　　　　）−手続補正書（
膀 昭和６１年　１月　９日 昭和６０鯛糟願第２４６７３４号 補正をする者 羽生との関係　　　　　特許出願人 居　　　所　　　　東京都千代田区霞が関−丁目３番１
号６、補正の対象 明細書および図面 ７、補正の内容 ■　明細書の特許請求の範囲欄の全文を下記のとおりに
訂正する。 一記一 ［（１）電界効果トランジスタのゲート・ソース間に、
少なくとも、光電変換素子アレイが挿入されていて、ス
イッチング装置の受光部となる半導体装置であって、前
記光電変換素子アレイが、韮ＸＩ！３１−果トランジス
タが形成された半導体基板上に、絶縁層を介して形成さ
れていることを特徴とする半導体装置。 （２）光電変換素子アレイと並列に接続されたノーマリ
ィ・オンのトランジスタと、このノーマリィ・オンのト
ランジスタのゲート・ソース間に挿入された第２の光電
変換素子アレイとをも備えており、前記ノーマリィ・オ
ンのトランジスタが電界効果トランジスタと同一の半導
体基板上に形成されているとともに、第１および第２の
光電変換素子アレイがこの半導体基板上に形成された絶
縁層の上に形成されている特許請求の範囲第１項記載の
半導体装置。 ■　明細書第５頁第５行に「誘電体分解基板」とあるを
、「誘電体分離基板」と訂正する。 ■　明細書第５頁第１７行に「この発明は、」とあるを
、「第１の発明は、」と訂正する。 ■　明細書第６頁第１行に「それ以外の素子」とあるを
、「前記電界効果トランジスタ」と訂正する。 ■　明細書第６頁第３行ないし同頁第４行の「要旨とし
」と「ている。」の間に、下記の文言を挿入する。 一記一 「、第２の発明は、第１の光電変換素子アレイとノーマ
リィ・オンのトランジスタとが並列に接続されていると
ともに、このノーマリィ・オンのトランジスタのゲート
・ソース間には、第２の光電変換素子アレイと、前記ノ
ーマリィ・オンのトランジスタの蓄積電荷を放電するた
めの抵抗性素子とが並列に接続されており、電界効果ト
ランジスタのゲート・ソース間に挿入されてスイッチン
グ装置の受光部となる半導体装置であって、前記第１お
よび第２の光電変換素子アレイが、少なくとも前記ノー
マリィ・オンのトランジスタが形成された半導体基板上
に、絶縁層を介して形成されていることを特徴とする半
導体装置を要旨とじ」■　明細書第６頁第５行ないし同
頁第７行に「以下に、・・・説明する。」とあるを、下
記のごとくに訂正する。 一記−− 「以下に、これらの発明を、その実施例をあられす図面
を参照しつつ、くわしく説明する。 まず、第１の発明について、第１図の実施例にもとづい
て、説明する。」 ■　明細書第１）頁第２行に「この発明」とあるを、「
第１の発明」と訂正する。 ■　明細書第１８頁第９行ないし第１９頁第３行に「こ
の発明では、さらに、・・・挿入されてなるものである
。」とあるを、下記のごとくに訂正する。 一記一 ［つぎに、第２の発明について、実施例にもとづいて説
明する。 この第２の発明は、第５図ｔａ＋に一点鎖線で囲んだ部
分であって、図にみるようにＦＥＴＴ４のゲート・ソー
ス間に挿入されて使用されるものである。」 ■　明細書第２７頁第４行ないし同頁第５行の１あられ
していない」とｒＦＥＴＴ、ｊの間に、「別の半導体基
板上に形成された」を挿入する。 ［相］　明細書第２７頁第１９行に「第５図（ｂｌの回
路」とあるを、「第５図Ｃｂｌ中の一点鎖線で囲んだ部
分の回路」と訂正する。 ■　明細書第３１頁第１行に「この発明」とあるを、「
これら２つの発明」と訂正する。 ＠　明細書第３１頁第３行、明細書第３２頁第１４行、
第３４頁第１）行ないし同頁第１２行、第３５頁第１行
に、それぞれ、「この発明」とあるを、「これらの発明
」と訂正する。 ■　明細書第３１頁第９行ないし同頁第１２行に「また
、光電変換素子アレイとして・・・３つの光電変換素子
が、」とあるを、下記のごとくに訂正する。 一記一 「また、光電変換素子アレイとして、第１の発明の最初
の実施例では５つの、第２の実施例では２つの、第２の
発明の３つの実施例では３つの光電変換素子が、」 ■　明細書第３３頁第２０行に「第１の実施例では、」
とあるを、「第１の発明の最初の実施例では、」と訂正
する。 ［相］　明細書第３４頁第３行ないし同頁第４行に「第
３〜第５の実施例では」とあるを、［第２の発明の３つ
の実施例では」と訂正する。 ［相］　明細書第３４頁第７行ないし同頁第１）行に「
このことは、・・・することもできる。」とあるを、下
記のごとくに訂正する。 −記一 「このことは、光電変換素子についても同様であって、
第１の発明の最初の実施例および第２の発明の３つの実
施例にＰＮ接合型の光電変換素子を使用したり、第１の
発明の第２の実施例にＰＩＮ接合型の光電変換素子を使
用したりすることもできる。」 ＠　明細書第３４頁第１５行ないし同頁第２０行に「要
するに、・・・その他の構成は特に限定されないのであ
る。」とあるを、下記のごとくに訂正する。 一記一 「要するに、第１の発明では、ＦＥＴのゲート・ソース
間に、少なくとも、光電変換素子アレイが挿入されてい
て、この光電変換素子アレイが、前記ＦＥＴが形成され
た半導体基板表面を覆うように形成されている絶縁層上
に設けられており、第２の発明では、第１の光電変換素
子アレイとノーマリィ・オンのトランジスタとが並列に
接続されているとともに、このノーマリィ・オンのトラ
ンジスタのゲート・ソース間には、第２の光電変換素子
アレイと、前記ノーマリィ・オンのトランジスタの蓄積
電荷を放電するための抵抗性素子とが並列に接続されて
いて、前記第１および第２の光電変換素子アレイが、少
なくとも前記ノーマリィ・オンのトランジスタが形成さ
れた半導体基板上に、絶縁層を介して形成されているの
であれば、その他の構成は特に限定されないのである。 」［相］　明細書第３５頁第１２行ないし同頁第１７行
に「この発明の・・・形成されるようになっているため
、」とあるを、下記のごとくに訂正する一記一 「これらの発明の半導体装置は、以上のように構成され
ており、第１の発明では、ＦＥＴのゲート・ソース間に
、少なくとも、光電変換素子アレイが挿入されていて、
この光電変換素子アレイが、前記ＦＥＴが形成された半
導体基板表面を覆うように形成されている絶縁層上に設
けられており、第２の発明では、第１の光電変換素子ア
レイとノーマリィ・オンのトランジスタとが並列に接続
されているとともに、このノーマリィ・オンのトランジ
スタのゲート・ソース間には、第２の光電変換素子アレ
イと、前記ノーマリィ・オンのトランジスタの蓄積電荷
を放電するための抵抗性素子とが並列に接続されて゛い
て、前記第１および第２の光電変換素子アレイが、少な
くとも前記ノーマリィ・オンのトランジスタが形成され
た半導体基板上に、絶縁層を介して形成されているため
、」■　明細書第３６頁第３行に「この発明」とあるを
、「第１の発明」と訂正する。 ［相］　明細書第３６頁第８行に「さらに別の」とある
を、「第２の発明の」と訂正する。 ■　第１図および第５図（ａ）、　（ｂｌを別紙のとお
りに訂正する。 第５図 平「４５〒ネ甫正書（０頒 昭和６１年　２月１９日

Claims (3)

【特許請求の範囲】
1. （１）電界効果トランジスタのゲート・ソース間に、少
   なくとも、光電変換素子アレイが挿入されていて、スイ
   ッチング装置の受光部となる半導体装置であって、前記
   光電変換素子アレイが、それ以外の素子が形成された半
   導体基板上に、絶縁層を介して形成されていることを特
   徴とする半導体装置。
2. （２）光電変換素子アレイと並列に接続されたノーマリ
   ィ・オンのトランジスタと、このノーマリィ・オンのト
   ランジスタのゲート・ソース間に挿入された第２の光電
   変換素子アレイとをも備えており、前記ノーマリィ・オ
   ンのトランジスタが電界効果トランジスタと同一の半導
   体基板上に形成されているとともに、第１および第２の
   光電変換素子アレイがこの半導体基板上に形成された絶
   縁層の上に形成されている特許請求の範囲第１項記載の
   半導体装置。
3. （３）光電変換素子アレイと並列に接続されたノーマリ
   ィ・オンのトランジスタと、このノーマリィ・オンのト
   ランジスタのゲート・ソース間に挿入された第２の光電
   変換素子アレイと、この第２の光電変換素子アレイと並
   列に接続された抵抗性素子とをも備えており、少なくと
   も、前記ノーマリィ・オンのトランジスタと抵抗性素子
   とが同一の半導体基板上に形成されているとともに、第
   １および第２の光電変換素子アレイがこの半導体基板上
   に形成された絶縁層の上に形成されている特許請求の範
   囲第１項記載の半導体装置。