JPS621051A - バス制御装置 - Google Patents
バス制御装置Info
- Publication number
- JPS621051A JPS621051A JP60137875A JP13787585A JPS621051A JP S621051 A JPS621051 A JP S621051A JP 60137875 A JP60137875 A JP 60137875A JP 13787585 A JP13787585 A JP 13787585A JP S621051 A JPS621051 A JP S621051A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- module
- request
- control device
- faulty
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はバス制御装置に関し、更に詳細には複数のモジ
ュールが共通バスを介して各モジュール間のデータ転送
を行なう情報処理システムにおける共通バスの専有制御
を行なうバス制御装置に関する。
ュールが共通バスを介して各モジュール間のデータ転送
を行なう情報処理システムにおける共通バスの専有制御
を行なうバス制御装置に関する。
（従来の技術）
第４図は５個別線力式のシステムを示す構成図である。
同図において、１はバス制御装置、２−１．２−２．・
・・、２−ｎはモジュール、３−１゜３−２．・・・、
３−ｎは各モジュールの優先順位をもつバス使用要求＃
！（以下、ＲＥＱと略す）、４−１．４−２．・・・、
４−ｎはＲＥＱ３−１〜ＲＥＱ３− ｎに１＝１に対応
したバス使用許可線（以下、ＧＮＴと略す）、５は共通
バスである。この方法によるシステムにおいて、バス使
用権の決定順位は優先順位の高いＲＥＱから低いＲＥＱ
へとなる。
・・、２−ｎはモジュール、３−１゜３−２．・・・、
３−ｎは各モジュールの優先順位をもつバス使用要求＃
！（以下、ＲＥＱと略す）、４−１．４−２．・・・、
４−ｎはＲＥＱ３−１〜ＲＥＱ３− ｎに１＝１に対応
したバス使用許可線（以下、ＧＮＴと略す）、５は共通
バスである。この方法によるシステムにおいて、バス使
用権の決定順位は優先順位の高いＲＥＱから低いＲＥＱ
へとなる。
従って、複数のモジュールがバス制御装置１に同時にバ
ス使用要求を出した場合、常に優先順位の高いＲＥＱを
もつモジュールにバス使用権が与えられる。
ス使用要求を出した場合、常に優先順位の高いＲＥＱを
もつモジュールにバス使用権が与えられる。
第５図は、第４図のバス制御装置１の内部構成を示す構
成図である。同図において、６はプライオリティエンコ
ーダ（以下、ＰＥＮＣと略す）、７はデコーダ（以下、
ＤＥＣと略す）であり、ここではＰＥＮＣ６及びＤＥＣ
７をテキサスインスツルメンツ（ＴＩ）社製の各々５Ｎ
７４１４８，５Ｎ７４ＬＳ１３８テ構成する。同図から
れかるように、バス制御装置１は複数のモジュールから
のバス使用要求のＲＥＱ３−１〜３−ｎに対し、最も優
先順位の高いモジュールにバス使用許可のＧＮＴを送出
するものである。
成図である。同図において、６はプライオリティエンコ
ーダ（以下、ＰＥＮＣと略す）、７はデコーダ（以下、
ＤＥＣと略す）であり、ここではＰＥＮＣ６及びＤＥＣ
７をテキサスインスツルメンツ（ＴＩ）社製の各々５Ｎ
７４１４８，５Ｎ７４ＬＳ１３８テ構成する。同図から
れかるように、バス制御装置１は複数のモジュールから
のバス使用要求のＲＥＱ３−１〜３−ｎに対し、最も優
先順位の高いモジュールにバス使用許可のＧＮＴを送出
するものである。
第６図は、第４図及び第５図における専有制御を示すタ
イムチャートである。同図かられかるように、バス使用
を要求するモジュールは、自モジュールのＲＥＱにその
旨を送出する（時点ｔｉ）。
イムチャートである。同図かられかるように、バス使用
を要求するモジュールは、自モジュールのＲＥＱにその
旨を送出する（時点ｔｉ）。
この信号に応答して、バス制御装置がバスの使用を許可
すると（時点ｔ２）、共通バス上にデータを送出してデ
ータ転送を行なう（時点ｔ、〜ｔ４）。尚。
すると（時点ｔ２）、共通バス上にデータを送出してデ
ータ転送を行なう（時点ｔ、〜ｔ４）。尚。
本タイムチャートは共通バスを専有できるのが、１クロ
ツクサイクルの場合を示している。
ツクサイクルの場合を示している。
（発明が解決しようとする問題点）
しかしながら、上記構成の情報処理システム番こおいて
は、モジュールに障害が起り、バス使用要求が出っばな
しになった場合、該モジュールより優先順位の低いモジ
ュールはバス使用権を全く獲得できなくなり、正常モジ
ュール間のデータ転送が妨げられるという問題点があっ
た。
は、モジュールに障害が起り、バス使用要求が出っばな
しになった場合、該モジュールより優先順位の低いモジ
ュールはバス使用権を全く獲得できなくなり、正常モジ
ュール間のデータ転送が妨げられるという問題点があっ
た。
本発明はこれらの問題点を解決するためのもので、障害
モジュールによる無意味な共通バスの専有を無効化する
ことにより柔軟なバス制御装置を提供することを目的と
する。
モジュールによる無意味な共通バスの専有を無効化する
ことにより柔軟なバス制御装置を提供することを目的と
する。
（問題点を解決するための手段）
本発明は、前記問題点を解決するために複数のモジュー
ルが共通バスを介してモジュール間のデータ転送を行な
う情報処理システムにおける前記共通バスのバス専有制
御を行なうバス制御装置において、バス使用要求をバス
使用許可後に出力し続ける障害モジュールを前記バス使
用要求の出力時間に基づいて検出する手段と、前記障害
モジュールへのバス使用許可を無効化する手段を設けて
いる。
ルが共通バスを介してモジュール間のデータ転送を行な
う情報処理システムにおける前記共通バスのバス専有制
御を行なうバス制御装置において、バス使用要求をバス
使用許可後に出力し続ける障害モジュールを前記バス使
用要求の出力時間に基づいて検出する手段と、前記障害
モジュールへのバス使用許可を無効化する手段を設けて
いる。
（作用）
以上のような構成を有する本発明によれば、バス使用要
求を出力しているモジュールに対して優先順位の高いも
のであればバス使用許可を与えるわけであるが、バス使
用許可を与えたにもかかわらず依然としてバス使用要求
を出力し続けるモジュールを障害モジュールと判断して
、その障害モジュールはそのモジュールが出力するバス
使用要求の出力時間を測定することにより検出される。
求を出力しているモジュールに対して優先順位の高いも
のであればバス使用許可を与えるわけであるが、バス使
用許可を与えたにもかかわらず依然としてバス使用要求
を出力し続けるモジュールを障害モジュールと判断して
、その障害モジュールはそのモジュールが出力するバス
使用要求の出力時間を測定することにより検出される。
そして、その障害モジュールへ出力していたバス使用許
可は無効化されて、共通バスは空き状態となる。
可は無効化されて、共通バスは空き状態となる。
したがって、本発明は障害モジュールが発生してもその
他のモジュール間のデータ転送への影響を防止できる柔
軟なバス制御装置を提供できる。
他のモジュール間のデータ転送への影響を防止できる柔
軟なバス制御装置を提供できる。
（実施例）
以下、本発明の一実施例を図面に基づいて説明する。
第１図は、本発明の一実施例におけるバス制御装置の内
部構成を示す構成図である。同図において、１０はバス
制御装置、１１はアービタ回路、１２は障害モジュール
検出部、１３は制御部、１４はマスク用レジスタ、１５
−１．１５−２．・・・、１５−ｎはマスク用の２人力
オアゲートである。ここで、アービタ回路１１は第５図
に示すバス制御装置１と同等の回路構成である。また、
第１図の障害モジュール検出部１２の回路構成を第２図
に示す。同図において、２０はＤ−フリッププロップ、
２１−１．２１−２ 。
部構成を示す構成図である。同図において、１０はバス
制御装置、１１はアービタ回路、１２は障害モジュール
検出部、１３は制御部、１４はマスク用レジスタ、１５
−１．１５−２．・・・、１５−ｎはマスク用の２人力
オアゲートである。ここで、アービタ回路１１は第５図
に示すバス制御装置１と同等の回路構成である。また、
第１図の障害モジュール検出部１２の回路構成を第２図
に示す。同図において、２０はＤ−フリッププロップ、
２１−１．２１−２ 。
・・・、２１−ｎは異常モジュール検出用２人力オアゲ
ート、２２−１．２２−２．・・・、２２−ｎは異常モ
ジュール線（以下、ＥＲＲと略す）、２３−１．２３−
２゜・・・、２３−ｎはＧＮＴ４−１．４−２．−−−
．４−ｎをＤ−フリップフロップ２０を介したＧＮＴで
ある。ここで、本実施例ではＤ−フリップフロップ２０
をテキサスインスツルメンッ（ＴＩ）社製５Ｎ７４２７
３で構成する。各ＧＮＴ４−１〜４−ｎはＤ−フリップ
フロップ２０に各々供給され、Ｄ−フリップフロップで
はクロックに同期させて供給されるＧＮＴ４−１〜４−
ｎに基づいてＧＮＴ２３−１〜２３−ｎの論理を反転動
作する。各２人力オアゲー）−２１−１〜２１− ｎに
は各々Ｇ Ｎ Ｔ２３ １〜２３ ｎ及びＲＥ Ｑ
３−１〜３− ｎが入力されてＥＲＲ２２−１〜２２−
ｎを出力する。さらに、第３図は第２図の障害モジュー
ル検出部１２における各部動作のタイムチャートを示す
。
ート、２２−１．２２−２．・・・、２２−ｎは異常モ
ジュール線（以下、ＥＲＲと略す）、２３−１．２３−
２゜・・・、２３−ｎはＧＮＴ４−１．４−２．−−−
．４−ｎをＤ−フリップフロップ２０を介したＧＮＴで
ある。ここで、本実施例ではＤ−フリップフロップ２０
をテキサスインスツルメンッ（ＴＩ）社製５Ｎ７４２７
３で構成する。各ＧＮＴ４−１〜４−ｎはＤ−フリップ
フロップ２０に各々供給され、Ｄ−フリップフロップで
はクロックに同期させて供給されるＧＮＴ４−１〜４−
ｎに基づいてＧＮＴ２３−１〜２３−ｎの論理を反転動
作する。各２人力オアゲー）−２１−１〜２１− ｎに
は各々Ｇ Ｎ Ｔ２３ １〜２３ ｎ及びＲＥ Ｑ
３−１〜３− ｎが入力されてＥＲＲ２２−１〜２２−
ｎを出力する。さらに、第３図は第２図の障害モジュー
ル検出部１２における各部動作のタイムチャートを示す
。
次に１本実施例の動作を説明する。
ここで、ＲＥＱ３−１〜３− ｎはバス使用要求がない
場合論理“１”となってバス使用要求がある場合論理Ｌ
（ＯＩＩとなる。
場合論理“１”となってバス使用要求がある場合論理Ｌ
（ＯＩＩとなる。
このとき、マスク用レジスタ１４の出力をすべて論理１
１０”とすると、マスク用の２人カオアゲート１５−１
〜１５−ｎはすべて無視して考えることができ、バス制
御装置１０は従来のバス制御装置つまり、アービタ回路
１１のみの動作を有することになる。
１０”とすると、マスク用の２人カオアゲート１５−１
〜１５−ｎはすべて無視して考えることができ、バス制
御装置１０は従来のバス制御装置つまり、アービタ回路
１１のみの動作を有することになる。
しかし、モジュールに障害が起り、バス使用要求が出っ
ばなしになった場合、障害モジュール検出部１２にて該
モジュールの検出情報を制御部１３に通知し、制御部１
３は該モジュールのＲＥＱに対応するマスク用レジスタ
１４のビット出力を論理ＩＩ Ｉ ＩＩに置き替えるこ
とで、該モジュールのＲＥＱは対応する２人力オアゲー
トにより無効化される。また、この無効化処理は制御部
１３にて任意に又は複数で行なえることは言うまでもな
いにのＲＥＱの無効化により正常モジュール間のデータ
転送の妨げとなる該モジュールのバス使用を禁止するこ
とができる。また、障害モジュール検出部１２は、第２
図で示すような簡易な回路にて構成され、障害モジュー
ルの検出が可能である。
ばなしになった場合、障害モジュール検出部１２にて該
モジュールの検出情報を制御部１３に通知し、制御部１
３は該モジュールのＲＥＱに対応するマスク用レジスタ
１４のビット出力を論理ＩＩ Ｉ ＩＩに置き替えるこ
とで、該モジュールのＲＥＱは対応する２人力オアゲー
トにより無効化される。また、この無効化処理は制御部
１３にて任意に又は複数で行なえることは言うまでもな
いにのＲＥＱの無効化により正常モジュール間のデータ
転送の妨げとなる該モジュールのバス使用を禁止するこ
とができる。また、障害モジュール検出部１２は、第２
図で示すような簡易な回路にて構成され、障害モジュー
ルの検出が可能である。
仮に、モジュール２−１に障害が起り、バス使用要求が
出っばなしになった場合、つまり、第３図で示したタイ
ムチャートのようにＲＥＱ３−１が実線で表わされる場
合（正常時は破線で表わしである）、ＧＮＴ４−１は実
線で表わされるようになるために（正常時は破線で表わ
しである）、バスは、モジュール２−１に専有された形
となり、モジュール２−１より低い優先順位のモジュー
ルは、バス使用ができない。そこで、Ｄ−フリップフロ
ップ２０は前述したようにクロックに同期して動作する
ので、時点ｔ２のときＧＮＴ４−１を入力としてＤ−フ
リップフロップ２０の出力であるＧＮＴ２３−１が論理
“ＯＦ＋となる。さらに、異常モジュール検出用２人力
オアゲート２１−１には論理ｔｉ Ｏ”のＧＮＴ２３−
１及びＲＥＱ３−１が入力されて、出力であるＥＲＲ２
２−１が論理ｉｔ Ｏｐｔとなる。このＥＲＲ２２−１
に受けた制御部１３は前述のようにＥＲＲ２２−１に対
応するＲＥＱ３−１を無効化し、モジュール２−１のバ
ス使用要求を禁止する。一方、正常時は波線で表される
ように所定時間（１クロツクサイクルのみ共通バスを専
有できる時間）でＲＥＱ３−１が論理“０”から論理“
１″へとなると共にＧＮＴ４−１も同様に反転する。よ
って、Ｄ−フリップフロップ２０では時点ｔ、でＧＮＴ
４−１が反転していることによりＧＮＴ２３−１が論理
ｔｒ Ｏ”から論理“１″へとなる。
出っばなしになった場合、つまり、第３図で示したタイ
ムチャートのようにＲＥＱ３−１が実線で表わされる場
合（正常時は破線で表わしである）、ＧＮＴ４−１は実
線で表わされるようになるために（正常時は破線で表わ
しである）、バスは、モジュール２−１に専有された形
となり、モジュール２−１より低い優先順位のモジュー
ルは、バス使用ができない。そこで、Ｄ−フリップフロ
ップ２０は前述したようにクロックに同期して動作する
ので、時点ｔ２のときＧＮＴ４−１を入力としてＤ−フ
リップフロップ２０の出力であるＧＮＴ２３−１が論理
“ＯＦ＋となる。さらに、異常モジュール検出用２人力
オアゲート２１−１には論理ｔｉ Ｏ”のＧＮＴ２３−
１及びＲＥＱ３−１が入力されて、出力であるＥＲＲ２
２−１が論理ｉｔ Ｏｐｔとなる。このＥＲＲ２２−１
に受けた制御部１３は前述のようにＥＲＲ２２−１に対
応するＲＥＱ３−１を無効化し、モジュール２−１のバ
ス使用要求を禁止する。一方、正常時は波線で表される
ように所定時間（１クロツクサイクルのみ共通バスを専
有できる時間）でＲＥＱ３−１が論理“０”から論理“
１″へとなると共にＧＮＴ４−１も同様に反転する。よ
って、Ｄ−フリップフロップ２０では時点ｔ、でＧＮＴ
４−１が反転していることによりＧＮＴ２３−１が論理
ｔｒ Ｏ”から論理“１″へとなる。
したがって、異常モジュール検出用２人力オアゲート２
１−１の出力ＥＲＲ２２−１は論理“１″を保持するこ
とになる（ＲＥＱ３−１及びＥＲＲ２２−１共に論理Ｌ
ｔ ＯＩＩになる時点がない）。
１−１の出力ＥＲＲ２２−１は論理“１″を保持するこ
とになる（ＲＥＱ３−１及びＥＲＲ２２−１共に論理Ｌ
ｔ ＯＩＩになる時点がない）。
（発明の効果）
以上説明したように１本発明によれば、障害モジュール
によるバス使用要求の出っばなしを検出する手段とこの
障害モジュールのバス使用要求を無効化する手段を設け
ることにより、バス使用要求が出っばなしとなる障害モ
ジュールが発生してもその他のモジュール間のデータ転
送への影響を防止することができ、柔軟なバス制御装置
を提供できる。
によるバス使用要求の出っばなしを検出する手段とこの
障害モジュールのバス使用要求を無効化する手段を設け
ることにより、バス使用要求が出っばなしとなる障害モ
ジュールが発生してもその他のモジュール間のデータ転
送への影響を防止することができ、柔軟なバス制御装置
を提供できる。
第１図は本発明の一実施例を示す構成図、第２図は本実
施例の障害モジュール検出部を示す構成図、第３図は第
２図の障害モジュール検出部の各部の動作を示すタイム
チャート、第４図は個別線方式のシステムを示す構成図
、第５図は第４図のバス制御装置を示す構成図、第６図
は第４図及び第５図における専有制御を示すタイムチャ
ートである。 １．１０−ｍ−バス制御装置。 ２−１〜２−ｎ−−−モジュール、 ３−１〜３−ｎ−−−バス使用要求線、４−１〜４−ｎ
、２３−１〜２３−ｎ −ｍ−バス使用許可線、 ５−ｍ−共通バス。 ６−−−プライオリテイエンコーダ、 ７−−−デコーダ、 １１−アービタ回路、１
２−ｍ＝障害モジュール検出部、 １３−ｍ−制御部、 １４−ｍ−マスク用レ
ジスタ、１５−１〜１５−ｎ、２１−１〜２ｌ−ｎ−ｍ
−２人力オアゲート、 ２０−−− Ｄ−フリップフロップ、 ２２−１〜２２−ｎ−−一異常モジュール線。
施例の障害モジュール検出部を示す構成図、第３図は第
２図の障害モジュール検出部の各部の動作を示すタイム
チャート、第４図は個別線方式のシステムを示す構成図
、第５図は第４図のバス制御装置を示す構成図、第６図
は第４図及び第５図における専有制御を示すタイムチャ
ートである。 １．１０−ｍ−バス制御装置。 ２−１〜２−ｎ−−−モジュール、 ３−１〜３−ｎ−−−バス使用要求線、４−１〜４−ｎ
、２３−１〜２３−ｎ −ｍ−バス使用許可線、 ５−ｍ−共通バス。 ６−−−プライオリテイエンコーダ、 ７−−−デコーダ、 １１−アービタ回路、１
２−ｍ＝障害モジュール検出部、 １３−ｍ−制御部、 １４−ｍ−マスク用レ
ジスタ、１５−１〜１５−ｎ、２１−１〜２ｌ−ｎ−ｍ
−２人力オアゲート、 ２０−−− Ｄ−フリップフロップ、 ２２−１〜２２−ｎ−−一異常モジュール線。
Claims (1)
- 【特許請求の範囲】 複数のモジュールが共通バスを介してモジュール間のデ
ータ転送を行なう情報処理システムにおける前記共通バ
スのバス専有制御を行なうバス制御装置において、 バス使用要求をバス使用許可後に出力し続ける障害モジ
ュールを前記バス使用要求の出力時間に基づいて検出す
る手段と、 前記障害モジュールへのバス使用許可を無効化する手段
を設けたことを特徴とするバス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60137875A JPS621051A (ja) | 1985-06-26 | 1985-06-26 | バス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60137875A JPS621051A (ja) | 1985-06-26 | 1985-06-26 | バス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS621051A true JPS621051A (ja) | 1987-01-07 |
Family
ID=15208737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60137875A Pending JPS621051A (ja) | 1985-06-26 | 1985-06-26 | バス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS621051A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH025162A (ja) * | 1988-06-24 | 1990-01-10 | Fujitsu Ltd | バス制御方式 |
| JPH02226356A (ja) * | 1988-12-30 | 1990-09-07 | Alcatel Nv | マルチバス多重プロセッサシステムのブロッキングを解除する方法 |
| JP2015135599A (ja) * | 2014-01-17 | 2015-07-27 | Ｎｅｃエンジニアリング株式会社 | バス制御回路、情報処理装置および共通バス衝突回避方法 |
| JP2018042103A (ja) * | 2016-09-07 | 2018-03-15 | 株式会社ケーヒン | 車載制御装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4984547A (ja) * | 1972-12-19 | 1974-08-14 | ||
| JPS5040251A (ja) * | 1973-08-16 | 1975-04-12 | ||
| JPS58107932A (ja) * | 1981-12-22 | 1983-06-27 | Fujitsu Ltd | 共通バス障害チエツク方式 |
| JPS6095669A (ja) * | 1983-10-31 | 1985-05-29 | Hitachi Ltd | 共用資源管理回路 |
-
1985
- 1985-06-26 JP JP60137875A patent/JPS621051A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4984547A (ja) * | 1972-12-19 | 1974-08-14 | ||
| JPS5040251A (ja) * | 1973-08-16 | 1975-04-12 | ||
| JPS58107932A (ja) * | 1981-12-22 | 1983-06-27 | Fujitsu Ltd | 共通バス障害チエツク方式 |
| JPS6095669A (ja) * | 1983-10-31 | 1985-05-29 | Hitachi Ltd | 共用資源管理回路 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH025162A (ja) * | 1988-06-24 | 1990-01-10 | Fujitsu Ltd | バス制御方式 |
| JPH02226356A (ja) * | 1988-12-30 | 1990-09-07 | Alcatel Nv | マルチバス多重プロセッサシステムのブロッキングを解除する方法 |
| JP2015135599A (ja) * | 2014-01-17 | 2015-07-27 | Ｎｅｃエンジニアリング株式会社 | バス制御回路、情報処理装置および共通バス衝突回避方法 |
| JP2018042103A (ja) * | 2016-09-07 | 2018-03-15 | 株式会社ケーヒン | 車載制御装置 |
| US10567193B2 (en) | 2016-09-07 | 2020-02-18 | Keihin Corporation | In-vehicle control device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1306546C (en) | Dual zone, fault tolerant computer system with error checking on i/o writes | |
| EP0780774B1 (en) | Logical address bus architecture for multiple processor systems | |
| JPS621051A (ja) | バス制御装置 | |
| JPH0254586B2 (ja) | ||
| JP2635063B2 (ja) | システム制御装置 | |
| JP2806799B2 (ja) | 情報処理システム | |
| JPS63128460A (ja) | バスア−ビトレ−シヨン方式 | |
| JPH11259325A (ja) | 二重化システム及び二重化システムにおける情報処理方法 | |
| JPH01224848A (ja) | マルチプロセッシングシステム | |
| JPS5936863A (ja) | 共有資源アクセス競合制御回路 | |
| SU1427368A1 (ru) | Многоканальное устройство дл распределени заданий процессорам | |
| JPS63310031A (ja) | エラ−検出方式 | |
| RU1798798C (ru) | Многомашинна вычислительна система | |
| JPH03132846A (ja) | バス競合検出回路 | |
| JPH08305641A (ja) | バス制御装置 | |
| JPH1031656A (ja) | マルチプロセッサシステムのバス調停方式 | |
| JPH02100746A (ja) | マルチプロセッサ・バス | |
| JPH04220746A (ja) | バス診断回路 | |
| JPH113310A (ja) | ダイレクトメモリアクセスリクエスト制御装置 | |
| JPS58107932A (ja) | 共通バス障害チエツク方式 | |
| JPH05289896A (ja) | フォールトトレラントコンピュータ | |
| JPH04155535A (ja) | 情報処理装置の障害検出方式 | |
| JPH06195272A (ja) | バス調停回路 | |
| JPH0358160A (ja) | バス制御方式 | |
| JPH0991209A (ja) | パリティエラー障害エージェントの特定方法および特定方式 |