JP2015135599A - バス制御回路、情報処理装置および共通バス衝突回避方法 - Google Patents

Abstract

【課題】 複数の制御回路の一つが異常になったことに起因して、正常な制御回路が共通バスを使用できない事態を回避する。【解決手段】 バス制御回路１は異常検知回路２と調停回路３を備える。異常検知回路２は、制御回路５，６が共通バス７の使用を要求するか否かを通知するバス制御信号Ｓ１，Ｓ２の異常を検知する。調停回路３は、各制御回路５，６から出力されるバス制御信号Ｓ１，Ｓ２と、異常検知回路２による異常検知の有無と、予め定められている共通バス７の使用における優先順位に基づいて、各制御回路５，６から共通バス７へのデータＤ１，Ｄ２の流れを制御する信号を生成する論理回路を含む。【選択図】 図１

Description

本発明は、複数の制御回路が共通に利用する共通バスにおいて各制御回路から出力されたデータが衝突することを回避する技術に関する。

図１３は、複数の制御回路が一つのメモリを共通に利用する回路の一構成例を表すブロック図である。この図１３の例では、制御回路（例えば、ＣＰＵ（Central Processing Unit））１０１，１０２は、バッファ１０３，１０４と共通バス１０５を介して共通のメモリ１０６に接続している。

この図１３の回路は、制御回路１０２が制御回路１０１よりも共通バス１０５およびメモリ１０６を優先的に利用できるように設計されている。すなわち、制御回路１０２は、共通バス１０５の使用に関するバス制御信号を出力する機能を備えている。このバス制御信号は、制御回路１０１とバッファ１０４に供給される。また、当該バス制御信号は、反転回路１０８を通ってバッファ１０３に供給される。

図１３の回路では、制御回路１０２がメモリ１０６にアクセスする場合には、共通バス１０５の使用を要求するイネーブル（有効）のバス制御信号を出力する。バッファ１０４は、そのバス制御信号を受けることにより、出力をイネーブル（有効）にする。これにより、制御回路１０２は、バッファ１０４と共通バス１０５を介してメモリ１０６にアクセス可能となる。

一方、バス制御信号を受けた制御回路１０１は、メモリ１０６に向けてのデータ出力を停止する。また、反転回路１０８を通ってバッファ１０３に供給されるバス制御信号は、反転回路１０８により、ディセーブル（無効）を示す信号となるから、バッファ１０３は、共通バス１０６へのデータ出力をディセーブル（無効）にする。このような仕組みにより、図１３の回路は、共通バス１０５におけるデータの衝突を回避できる。

なお、特許文献１はコンピュータシステムのマルチバス制御方法とその装置に関する。当該特許文献１には、多重化されたシステムバスを備えたコンピュータのバス故障時に一方の系を切り離し、故障の波及を防止することにより、システムの動作を継続可能にするマルチバス制御手法が開示されている。

特許文献２はバス障害検出方法及びバスシステムに関する。当該特許文献２には、バス信号の誤り検出のみでなく、故障被疑箇所を容易に行うことができる手法が開示されている。

特許文献３はバス調停回路及びバス調停方法に関する。特許文献３には、複数のデバイスによるデータ転送を同時に行うことができるとともに、デバイスの一つが故障した場合でも、他のデバイスによるデータ転送を可能とする手法が開示されている。

特許文献４はバス異常監視・切断装置および方法に関する。特許文献４には、複数のユニットが一つのバスに共通に接続されている場合に、そのユニットの一つが故障した場合には、当該故障ユニットとバスとの接続を遮断する手法が開示されている。

特許文献５はマルチプロセシングシステムに関する。特許文献５には、バスラインに共通に接続している複数のプロセッサと、バスラインとを個別に接続する経路にバス切り離し装置を介設している構成が示されている。

特許文献６は共有バス切替回路に関する。特許文献６には、共有バスに接続する制御回路を切り替える回路の構成例が示されている。

特開平７−１３８８２号公報 特開２００９−３６１３号公報 特開２０１２−９４０８１号公報 特開平４−２１９８４７号公報 特開平５−２０２９０号公報 実公平７−１６１８７号公報

ところで、図１３の回路において、制御回路１０２から出力されるバス制御信号が共通バス１０５の使用を要求するイネーブルの状態のままになってしまう場合がある。この場合には、そのバス制御信号のために、制御回路１０１もバッファ１０３も、共通バス１０５（メモリ１０６）へのデータ出力を停止した状態が継続してしまう。換言すれば、制御回路１０１がメモリ１０６にアクセスできない状態が継続してしまうという問題が発生する。

このような問題を解決するために、そのような異常な状態を解消するコンピュータプログラム（プログラム）を与えておき、当該プログラムを制御回路１０１，１０２に実行させることが考えられる。

しかしながら、バス制御信号が異常な状態であるということは制御回路１０２が異常な状態となっている虞がある。つまり、その問題解消のプログラムを実行しようとしても、制御回路１０２は、プログラムを正常に実行できないために前記異常な状態を解消できない場合がある。

本発明は上記課題を解決するために考え出された。すなわち、本発明の主な目的は、共通バスに共通に接続している複数の制御回路の一つが異常になったことに起因して、正常な制御回路が共通バスを使用できない事態を回避できる技術を提供することにある。

上記目的を達成するために、本発明のバス制御回路は、
複数の制御回路が共通に接続する共通バスの使用を前記制御回路が要求するか否かを通知するバス制御信号の異常を検知する異常検知回路と、
前記各制御回路における前記共通バスの使用要求の有無と、前記バス制御信号における異常検知状況と、前記共通バスの使用における設定の優先順位との組み合わせに基づいて前記複数の制御回路の中から選択されるバス使用許可の前記制御回路のデータが前記共通バスに流れるように、前記各制御回路から出力される前記バス制御信号と、前記異常検知回路による異常検知の有無とに基づいて、前記各制御回路から前記共通バスへのデータの流れを制御する信号を生成する論理回路を含む調停回路と、
を備えている。

本発明の情報処理装置は、
複数の制御回路と、
前記複数の制御回路が共通に接続する共通バスと、
前記複数の制御回路が前記共通バスを介して接続するメモリと、
上記本発明のバス制御回路と
を備える。

本発明の共通バス衝突回避方法は、
複数の制御回路が共通に接続する共通バスの使用を前記制御回路が要求するか否かを通知するバス制御信号の異常を検知し、
前記各制御回路における前記共通バスの使用要求の有無と、前記バス制御信号における異常検知状況と、前記共通バスの使用における設定の優先順位との組み合わせに基づいて前記複数の制御回路の中から選択されるバス使用許可の前記制御回路のデータが前記共通バスに流れるように、前記各制御回路から出力される前記バス制御信号と、前記異常検知回路による異常検知の有無とに基づいて、前記各制御回路から前記共通バスへのデータの流れを制御する信号を論理回路を用いて生成する。

本発明によれば、共通バスに共通に接続している複数の制御回路の一つが異常になったことに起因して、正常な制御回路が共通バスを使用できない事態を回避できる。

本発明に係る第１実施形態のバス制御回路およびそれを含む情報処理装置の構成を簡略化して表すブロック図である。 本発明に係る第２実施形態のバス制御回路を含む情報処理装置の構成を簡略化して表すブロック図である。 第２実施形態におけるバス制御回路を構成する異常検知回路の構成例を表す回路図である。 バス制御信号が正常である場合における図３の異常検知回路の回路動作を説明するタイムチャートである。 バス制御信号が異常である場合における図３の異常検知回路の回路動作を説明するタイムチャートである。 第２実施形態におけるバス制御回路を構成する調停回路の動作を説明する真理値表である。 図６の真理値表を実現する調停回路の一構成例を表す回路図である。 図７の回路を構成するセレクタの動作の説明に利用する図である。 図８のセレクタの動作を説明する真理値表である。 リセット回路の一構成例を表す回路図である。 図１０のリセット回路の回路動作例を説明するタイムチャートである。 調停回路のその他の構成例を表す回路図である。 複数の制御回路が一つのメモリを共通に利用する回路の一構成例を表すブロック図である。

以下に、本発明に係る実施形態を図面を参照しつつ説明する。

（第１実施形態）
図１（ａ）は、本発明に係る第１実施形態のバス制御回路の構成を簡略化して表すブロック図である。この第１実施形態のバス制御回路１は、図１（ｂ）に表される構成を備えた情報処理装置１０に組み込まれる。この情報処理装置１０は、複数の制御回路５，６が共通バス７を介してメモリ８に共通に接続する構成を備えている。バス制御回路１は、制御回路５，６から共通バス７を介しメモリ８へのデータの流れを制御する回路である。

図１（ａ）に表されるように、バス制御回路１は、異常検知回路２と、調停回路３とを備えている。異常検知回路２は、制御回路５，６が共通バス７の使用を要求するか否かを通知するバス制御信号Ｓ１，Ｓ２の異常を検知する回路構成を備えている。

調停回路３は、各制御回路５，６から出力されるバス制御信号Ｓ１，Ｓ２と、異常検知回路２による異常検知の有無とに基づいて、各制御回路５，６から共通バス７へのデータＤ１，Ｄ２の流れを制御する信号を生成する論理回路を含む。ここでは、各制御回路５，６における共通バス７の使用要求の有無と、バス制御信号Ｓ１，Ｓ２における異常検知状況と、共通バス７の使用における設定の優先順位との組み合わせに基づいて、共通バス７を使用できるバス使用許可の制御回路が予め定められている。調停回路３の前記論理回路は、そのように選択されたバス使用許可の制御回路のデータが優先的に共通バス７に流れるように、制御回路５，６から共通バス７へのデータＤ１，Ｄ２の流れを制御する信号を生成する。

この第１実施形態のバス制御回路１は、上記のように、バス制御信号Ｓ１，Ｓ２の異常を検知する回路２と、バス制御信号の異常発生を考慮して共通バス７のデータの流れを制御（調停）する調停回路３とを備えている。これにより、バス制御回路１を備えた情報処理装置１０は、その異常発生を考慮したバス制御により、異常なバス制御信号（異常な制御回路）に起因して正常な制御回路が共通バス７（メモリ８）を利用できないという事態を回避できる。

しかも、この第１実施形態では、バス制御回路１の調停回路３は、論理回路を利用して、共通バス７のデータの流れを制御する信号を生成している。換言すれば、バス制御回路１は、ソフトウェア（つまり、制御回路５，６）を利用せずに、ハードウェアによって、制御回路５，６から独立した状態でもって共通バス７の流れを制御している。これにより、情報処理装置１０は、共通バス７に共通に接続している複数の制御回路の一つが異常になったことに起因して正常な制御回路が共通バス７を使用できない事態の回避をより確実なものにできる。

（第２実施形態）
以下に、本発明に係る第２実施形態を説明する。

図２は、第２実施形態のバス制御回路を備えた情報処理装置の回路構成を簡略化して表すブロック図である。この第２実施形態の情報処理装置２０は、制御回路２１，２２と、バッファ２３，２４と、異常検知回路２５，２６と、調停回路２７と、リセット回路２８と、共通バス２９と、メモリ３０とを備えている。この第２実施形態では、異常検知回路２５，２６と、調停回路２７と、リセット回路２８によって、バス制御回路３２が構成されている。

制御回路２１，２２は、両方共に、集積回路を含む回路である。この第２実施形態では、制御回路２１はＣＰＵであり、制御回路２２はＦＰＧＡ（Field-Programmable Gate Array）である。ＦＰＧＡは、プログラマブルロジックデバイスの一種である。これら制御回路２１，２２は、次に述べるバッファ２３，２４と共通バス２９を介してメモリ３０に接続している。この第２実施形態では、制御回路（ＣＰＵ）２１と制御回路（ＦＰＧＡ）２２は、両方共に、データを転送する機能であるバスマスター機能を備えており、この機能により、データを共通のメモリ３０に転送することがある。この第２実施形態では、制御回路（ＦＰＧＡ）２２は、共通バス２９を制御回路２１よりも優先的に使用する回路として設定されている。

バッファ２３は、制御回路（ＣＰＵ）２１に接続しており、制御回路２１から出力されたデータを一時的に保持する機能を備えている。また、バッファ２３は、共通バス２９を介してメモリ３０に接続しており、調停回路２７からの指示に従って、保持しているデータを共通バス２９を通してメモリ３０に出力する機能を備えている。

バッファ２４は、制御回路（ＦＰＧＡ）２２に接続しており、制御回路２２から出力されたデータを一時的に保持する機能を備えている。また、バッファ２４は、共通バス２９を介してメモリ３０に接続しており、調停回路２７からの指示に従って、保持しているデータを共通バス２９を通してメモリ３０に出力する機能を備えている。

異常検知回路２５は、制御回路２１から出力されたバス制御信号の異常を検知する回路構成を備えている。異常検知回路２６は、制御回路２２から出力されたバス制御信号の異常を検知する回路構成を備えている。この第２実施形態では、異常検知回路２５，２６は、同様な回路構成を備えている。

図３は、異常検知回路２５（２６）の具体的な回路構成の一例を表す回路図である。図３に表される異常検知回路２５（２６）は、抵抗体３５およびＰチャネルトランジスタ３６を備えるスイッチ回路３７と、抵抗体３８およびコンデンサ３９を備える時定数回路４０とを備えている。さらに、異常検知回路２５，２６は、抵抗体４１およびＮチャネルトランジスタ４２を備えるスイッチ回路４３と、抵抗体４４とを備えている。さらにまた、異常検知回路２５（２６）は、複数の接続部４６〜５１を含んでいる。接続部４６は、制御回路２１（２２）に接続され、当該接続部４６には、制御回路２１（２２）から出力されたバス制御信号が入力する。接続部４７，５０は、それぞれ、信号供給部（図示せず）に接続され、当該接続部４７，５０には、その信号供給部から、予め定められたハイレベル（Ｈ（High）レベル）の電位を持つ信号（以下、Ｈ信号とも記す）が供給される。接続部４８，４９は、予め定められたローレベル（Ｌ(Low)レベル）の電位に安定化している部位（例えば、グラウンド）に接続される。接続部５１は、異常検知回路２５（２６）の出力部であり、調停回路２７に接続される。なお、この第２実施形態では、異常検知回路２６の出力部５１は、さらに、リセット回路２８にも接続される。

以下に、図３に表される異常検知回路２５（２６）の回路動作例を図４、図５を利用して説明する。図４は、バス制御信号が正常である場合における異常検知回路２５（２６）の動作の一例を説明するタイムチャートである。図５は、バス制御信号に異常が発生した場合における異常検知回路２５（２６）の動作の一例を説明するタイムチャートである。これら図４、図５において、波形Ａinは、接続部（入力部）４６に入力するバス制御信号の波形を表す。波形Ａｍは、時定数回路４０の抵抗体３８とコンデンサ３９の接続部Ｍにおける波形を表す。波形Ａoutは、接続部（出力部）５１から出力する信号波形を表す。

まず、バス制御信号が正常である場合における異常検知回路２５（２６）の動作の一例を説明する。

バス制御信号が正常である場合には、図４に表す波形Ａinを持つバス制御信号が接続部４６から異常検知回路２５（２６）に入力する。この信号の電位レベルに応じて、Ｐチャネルトランジスタ３６がオン・オフ動作し、これにより、接続部４７から時定数回路４０への信号供給がオン・オフする。この信号供給により、時定数回路４０のコンデンサ３９の蓄積電荷量（充電電圧）が図４に表す波形Ａmのように増加方向に変化する。このコンデンサ３９の充電電圧が閾値を超えるとＮチャネルトランジスタ４２がオンするが、バス制御信号が正常な場合には、コンデンサ３９の充電不足によりＮチャネルトランジスタ４２がオンしないように、異常検知回路２５（２６）は設計されている。これにより、バス制御信号が正常である場合には、Ｎチャネルトランジスタ４２のオフ状態が継続する。このため、接続部（出力部）５１から出力される信号は、図４の波形Ａoutに表されるように、接続部５０に供給されるＨ信号に基づいたＨレベルの電位を持つ信号（Ｈ信号）となる。つまり、異常検知回路２５（２６）は、バス制御信号が正常である場合には、正常を表す信号としてＨ信号を出力する。異常検知回路２５（２６）から出力された出力信号は、調停回路２７やリセット回路２８に供給される。

次に、バス制御信号が異常になった場合における異常検知回路２５（２６）の動作の一例を説明する。

例えば、接続部（入力部）４６に入力するバス制御信号のレベルが、図５に表される時間ｔ１における波形Ａinのように低下し、この状態が継続するというバス制御信号の異常が発生したとする。図３に表される異常検知回路２５（２６）では、そのバス制御信号の電位レベルに応じてＰチャネルトランジスタ３６が連続的にオン状態となる。このため、接続部４７からのＨ信号の供給によって、時定数回路４０のコンデンサ３９の充電電圧が図５に表される波形Ａmのように連続的に増加する。この第２実施形態では、バス制御信号が異常である場合には、コンデンサ３９の充電電圧がＮチャネルトランジスタ４２をオンする閾値を超えるように、異常検知回路２５（２６）が設計されている。このため、バス制御信号が異常になった場合には、コンデンサ３９の充電電圧によって、図５に表される時間ｔ２において、Ｎチャネルトランジスタ４２がオン状態となる。これにより、接続部（出力部）５１から出力される信号は、電位がＬレベルに低下した信号（以下、Ｌ信号とも記す）となる。つまり、異常検知回路２５（２６）は、バス制御信号が異常になった場合には、異常を表す信号としてＬ信号を出力する。この異常検知回路２５（２６）から出力された出力信号は、調停回路２７やリセット回路２８に供給される。

なお、図５の例では、図５における時間ｔ１，ｔ２間の時間間隔は、時定数回路４０により設定することができる。また、図５の例では、時間ｔ３において、バス制御信号が正常に復帰した状態となっている。

ここでは、異常検知回路２５（２６）の具体的な回路構成の一例として図３の回路を挙げているが、第２実施形態の情報処理装置２０を構成する異常検知回路２５（２６）の回路構成は、図３に限定されない。

図２に表される調停回路２７は、制御回路２１，２２から出力されるバス制御信号ＩＮ₁，ＩＮ₂と、異常検知回路２５，２６から出力される信号ＩＮ₃，ＩＮ₄とに基づいて、共通バス２９の使用（データの流れ）を制御する信号を生成する回路構成を備えている。この第２実施形態では、調停回路２７は、バッファ２３，２４と制御回路２１にそれぞれ供給する信号ＯＵＴ₁，ＯＵＴ₂，ＯＵＴ₃を生成する。

図６の表は、第２実施形態における調停回路２７の入力信号ＩＮ₁〜ＩＮ₄と出力信号ＯＵＴ₁〜ＯＵＴ₃との関係を表す真理値表である。この図６の表における符号ＩＮ₁は制御回路２１から調停回路２７に入力するバス制御信号を表し、符号ＩＮ₂は制御回路２２から調停回路２７に入力するバス制御信号を表す。また、符号ＩＮ₃は異常検知回路２５から調停回路２７に入力する信号を表し、符号ＩＮ₄は異常検知回路２６から調停回路２７に入力する信号を表す。さらに、符号ＯＵＴ₁は調停回路２７からバッファ２３に出力する調停信号を表し、符号ＯＵＴ₂は調停回路２７からバッファ２４に出力する調停信号を表し、符号ＯＵＴ₃は調停回路２７から制御回路２１に出力する信号を表す。

すなわち、調停回路２７は、次のような信号を生成する。

バス制御信号が両方共に正常である場合には、異常検知回路２５，２６から調停回路２７にＨ信号（正常を知らせる信号）である信号ＩＮ₃，ＩＮ₄が入力する。この第２実施形態では、制御回路２２が制御回路２１よりも優先的に共通バス２９を使用すると設定されている。このため、制御回路２２から調停回路２７に入力するバス制御信号ＩＮ₂が共通バス２９の使用を要求するイネーブルを示すロー（Low）レベルの信号（Ｌ信号）である場合には、調停回路２７は、信号ＯＵＴ₂として、ロー（Low）レベルの信号（Ｌ信号）を生成する。このＬ信号である信号ＯＵＴ₂は、バッファ２４が共通バス２９にアクセスすることを有効にする信号である。また、この場合には、調停回路２７は、バッファ２３が共通バス２９にアクセスすることを回避するハイ（High）レベルの信号（Ｈ信号）を信号ＯＵＴ₁として生成する。さらに、調停回路２７は、制御回路２１がバッファ２３への出力を待機（WAIT）する状態にあることを知らせるロー（Low）レベルの信号（Ｌ信号）を信号ＯＵＴ₃として生成する。

また、信号ＩＮ₃，ＩＮ₄が両方共にＨ信号（正常）であって、かつ、制御回路２２から調停回路２７に入力するバス制御信号ＩＮ₂がディセーブルを示すＨ信号である場合には、調停回路２７は、次のような信号を生成する。つまり、調停回路２７は、信号ＩＮ₁がイネーブルを示すＬ信号である場合には、バッファ２３が共通バス２９にアクセスすることを有効にするＬ信号を信号ＯＵＴ₁として生成する。また、この場合には、調停回路２７は、バッファ２４が共通バス２９にアクセスすることを回避するＨ信号を信号ＯＵＴ₂として生成する。さらに、調停回路２７は、制御回路２２がバッファ２３への出力待機を解除できる状態（WAIT解除）にあることを知らせるＨ信号を信号ＯＵＴ₃として生成する。

さらに、調停回路２７は、信号ＩＮ₁〜ＩＮ₄がＨ信号である場合には、バッファ２３，２４が共通バス２９にアクセスすることを回避するＨ信号を信号ＯＵＴ₁，ＯＵＴ₂として生成する。さらに、この場合には、調停回路２７は、Ｈ信号を信号ＯＵＴ₃として生成する。

次に、信号ＩＮ₃がＨ信号であり、信号ＩＮ₄がＬ信号である場合には、調停回路２７は、信号ＩＮ₁，ＩＮ₂のレベルによらずに、バッファ２４が共通バス２９にアクセスすることを回避するＨ信号を信号ＯＵＴ₂として生成する。また、調停回路２７は、信号ＩＮ₁に応じた信号を信号ＯＵＴ₁として生成する。さらに、調停回路２７は、信号ＩＮ₁，ＩＮ₂のレベルによらずに、Ｈ信号（WAIT解除）を信号ＯＵＴ₃として生成する。

さらに、信号ＩＮ₃がＬ信号であり、信号ＩＮ₄がＨ信号である場合には、調停回路２７は、信号ＩＮ₁，ＩＮ₂のレベルによらずに、バッファ２３が共通バス２９にアクセスすることを回避するＨ信号を信号ＯＵＴ₁として生成する。また、調停回路２７は、信号ＩＮ₁，ＩＮ₂のレベルによらずに、Ｌ信号（WAIT）を信号ＯＵＴ₃として生成する。さらに、調停回路２７は、信号ＩＮ₂に応じた信号を信号ＯＵＴ₂として生成する。

さらにまた、信号ＩＮ₃，ＩＮ₄が両方共にＬ信号（異常）である場合には、調停回路２７は、信号ＩＮ₁，ＩＮ₂のレベルによらずに、Ｈ信号である信号ＯＵＴ₁，ＯＵＴ₂を生成する。さらに、調停回路２７は、信号ＩＮ₁，ＩＮ₂のレベルによらずに、Ｌ信号（WAIT）を信号ＯＵＴ₃として生成する。

上記のように、この第２実施形態における調停回路２７は、信号ＩＮ₁，ＩＮ₂（共通バス２９の使用要求の有無）と、信号ＩＮ₃，ＩＮ₄（異常検知状況）と、共通バス２９の使用における設定の優先順位との組み合わせに基づいた信号を生成する。

図７は、調停回路２７の具体的な回路構成の一例を表す回路図である。図７の調停回路２７は、セレクタ５２〜５６と、論理和回路（ＯＲゲート）５７と、論理回路５８，５９とを備えている。論理回路５８，５９は同じ回路構成を備えており、論理回路５８，５９は、論理否定回路（ＮＯＴゲート）６０と、論理和回路（ＯＲゲート）６１と、セレクタ６２とを有している。この調停回路２７の入力部６４は、制御回路２２から出力されるバス制御信号ＩＮ₂が入力する部分である。入力部６５は、制御回路２１から出力されるバス制御信号ＩＮ₁が入力する部分である。入力部６６は、異常検知回路２５から出力される信号ＩＮ₃が入力する部分である。入力部６７は、異常検知回路２６から出力される信号ＩＮ₄が入力する部分である。

図８は、図７の調停回路２７を構成するセレクタ５２〜５６，６２を抜き出して表す図である。当該セレクタ５２〜５６，６２は、２つの入力端部ａ，ｂと、制御端部ｃと、出力端部ｄとを備えている。図９は、セレクタ５２〜５６，６２において制御端部ｃに入力する信号と出力端部ｄから出力する信号との関係を表す真理値表である。この図９に表されているように、セレクタ５２〜５６，６２は、制御端部ｃに入力する信号がハイ（Ｈ）レベルである場合には、入力端部ａに入力する信号を出力端部ｃから出力する。セレクタ５２〜５６，６２は、制御端部ｃに入力する信号がロー（Ｌ）レベルである場合には、入力端部ｂに入力する信号を出力端部ｃから出力する。

なお、図７の調停回路２７におけるセレクタ５４，５５，６２においては、入力端部ｂは、Ｈ信号を供給する信号供給部（図示せず）に接続されている。また、セレクタ５６の入力端部ｂは、ロー（Ｌ）レベルの部位（例えばグラウンド）に接続されている。

このような図７の回路は、図６の真理値表に表される動作を実現する調停回路２７を構成することができる。

図２に表されるリセット回路２８は、異常検知回路２６から出力される信号に基づいて制御回路２２のバス制御信号が異常であることを検知した場合には、制御回路２２をリセットする回路構成を備えている。

図１０は、リセット回路２８の具体的な回路構成の一例を表す回路図である。このリセット回路２８は、Ｐチャネルトランジスタ７５を有するスイッチ回路７６と、抵抗体７７およびコンデンサ７８による時定数回路７９と、抵抗体８０とを備えている。さらに、リセット回路２８は、Ｐチャネルトランジスタ８１および抵抗体８２を備えたスイッチ回路８３と、排他的論理和回路（ＸＯＲゲート）８４と、論理否定回路（ＮＯＴゲート）８５と、抵抗体８６とを備えている。さらにまた、リセット回路２８は、接続部８８〜９４を含んでいる。接続部８８は、異常検知回路２６から出力される信号が入力する入力部である。接続部８９，９１，９３は、Ｈ信号を供給する信号供給部（図示せず）に接続されており、当該接続部８９，９１，９３には、Ｈ信号が供給される。接続部９０，９２は、グラウンドに接地される部分である。接続部９４は、制御回路２２にリセット信号を出力する出力部である。

以下に、図１０におけるリセット回路２８の回路動作例を図１１を利用して説明する。図１１は、図１０のリセット回路２８における回路動作例を説明するタイムチャートである。図１１において、波形Ｂinは、接続部（入力部）８８に入力する信号（異常検知回路２６から出力する信号ＩＮ₄）の波形を表す。波形Ｂrは、時定数回路７９の抵抗体７７とコンデンサ７８の接続部Ｒにおける波形を表す。波形Ｂaは、ＸＯＲゲート８４の入力端部ａに入力する信号波形を表す。波形Ｂdは、ＸＯＲゲート８４の出力端部dから出力する信号波形を表す。波形Ｂoutは、接続部（出力部）９４から出力する信号波形を表す。

図１０のリセット回路２８において、制御回路２２のバス制御信号が正常である場合には、図１１に表される時間ｔ１よりも前の時間の状態のように、入力部８８に入力する信号（異常検知回路２６の出力信号ＩＮ₄）ＢinはＨ信号である。これにより、Ｐチャネルトランジスタ７５は、オフ状態である。このため、時定数回路７９のコンデンサ７８に電荷が蓄積されず、時定数回路７９における抵抗体７７とコンデンサ７８の接続部Ｒの電位（コンデンサ７８の充電電圧）は波形Ｂrに表されるようにロー（Ｌ）レベルである。これにより、Ｐチャネルトランジスタ８１はオン状態であり、排他的論理和回路８４の入力端部ａに入力する信号は、接続部９１から入力するＨ信号に基づいてＨ信号である。また、排他的論理和回路８４の入力端部bには、入力部８８に入力する信号（異常検知回路２６から出力された信号ＩＮ₄）が入力するので、当該入力端部bに入力する信号はＨ信号である。その結果、排他的論理和回路８４の出力端部dから出力される信号は、波形Ｂdに表されるように、Ｌ信号である。このため、出力部９４から出力される信号はＨ信号となる。つまり、制御回路２２のバス制御信号が正常である場合には、リセット回路２８は、リセットが不要であることを表すＨ信号を信号Ｂoutとして出力する。

制御回路２２のバス制御信号が異常になると、異常検知回路２６からＬ信号が出力されることから、図１１の時間ｔ１に表されるように、リセット回路２８の入力部８８に入力する信号がＬ信号になる。これにより、Ｐチャネルトランジスタ７５がオン状態となり、接続部８９に供給されるＨ信号に基づいた電荷が時定数回路７９のコンデンサ７８に蓄積され始める。図１０の例では、制御回路２２のバス制御信号が異常になった場合に増加するコンデンサ７８の充電電圧によってＰチャネルトランジスタ８１が設定されたタイミングでもってオフ状態となるように、リセット回路２８は設計されている。このため、時間ｔ１において、Ｐチャネルトランジスタ８１はオフせずオン状態が継続する。これにより、図１１の波形Ｂaに表されるように、入力部８８の信号ＩＮ₄（波形Ｂin）がＨ信号からＬ信号に変化しても、ＸＯＲゲート８４の入力端部ａに入力する信号は、Ｈ信号のままである。一方、時間ｔ１において、ＸＯＲゲート８４の入力端部ｂに入力する信号（つまり、入力部８８の信号ＩＮ₄）はＬ信号に変化する。このため、ＸＯＲゲート８４の出力端部ｄから出力する信号は、波形Ｂdに表されるようにＨ信号に変化する。これにより、出力部９４から出力する信号は、波形Ｂoutに表されるように、Ｌ信号に変化する。すなわち、リセット回路２８は、制御回路２２のバス制御信号の異常が検知されると、即座にＬ信号（リセット信号）を出力する。これにより、制御回路２２は、リセット動作を実行する。

その後、図１１に示す時間ｔ２において、コンデンサ７８の充電電圧がＰチャネルトランジスタ８１をオフする電圧値に達すると、図１１の波形Ｂaに表されるように、Ｐチャネルトランジスタ８１はオフし、ＸＯＲゲート８４の入力端部ａに入力する信号がＬ信号になる。これにより、ＸＯＲゲート８４の入力端部ａ，ｂに入力する信号が両方共にＬ信号になるから、ＸＯＲゲート８４の出力端部ｄから出力する信号は、図１１の波形Ｂdに表されるように、Ｌ信号になる。この結果、出力部９４から出力する信号は、波形Ｂoutに表されるように、Ｈ信号に変化する。すなわち、リセット回路２８は、リセット信号を出力した後に、時定数回路７９の時定数に基づいた時間が経過したとき（設定されたタイミングになったときに）、リセット動作を解除する信号（リセット解除信号）を制御回路２２に出力する。

これにより、制御回路２２がリセット動作を解除し、当該制御回路２２が正常な状態に復帰する（図１１に示される時間ｔ３）。

第２実施形態の情報処理装置２０は上記のような異常検知回路２５，２６と調停回路２７を備えているので、第１実施形態と同様の効果を得ることができる。また、情報処理装置２０は、リセット回路２８を備えているので、制御回路２２をリセットすることによりバス制御信号を正常に復帰できる。

（その他の実施形態）
なお、本発明は第１や第２の実施形態に限定されず、様々な実施形態を採り得る。例えば、第２実施形態では、制御回路２１はＣＰＵであり、制御回路２２はＦＰＧＡである例を挙げている。これに対して、制御回路２１，２２は、両方共に、ＣＰＵであってもよいし、ＦＰＧＡであってもよい。

また、第２実施形態の情報処理装置２０は、制御回路２２をリセットするリセット回路２８を備えている。これに加えて、情報処理装置２０は、制御回路２１をリセットするリセット回路をも備えていてもよい。

さらに、図７に表される調停回路２７は論理回路５８，５９を備えている。これに対し、図７の回路から論理回路５９を省略した図１２に表される回路が調停回路２７としてバス制御回路３２（情報処理装置２０）に組み込まれてもよい。

１，３２ バス制御回路
２，２５，２６ 異常検知回路
３，２７ 調停回路
５，６，２１，２２ 制御回路
７，２９ 共通バス
８，３０ メモリ
１０，２０ 情報処理装置
２８ リセット回路

Claims (7)

1. 複数の制御回路が共通に接続する共通バスの使用を前記制御回路が要求するか否かを通知するバス制御信号の異常を検知する異常検知回路と、
   前記各制御回路における前記共通バスの使用要求の有無と、前記バス制御信号における異常検知状況と、前記共通バスの使用における設定の優先順位との組み合わせに基づいて前記複数の制御回路の中から選択されるバス使用許可の前記制御回路のデータが前記共通バスに流れるように、前記各制御回路から出力される前記バス制御信号と、前記異常検知回路による異常検知の有無とに基づいて、前記各制御回路から前記共通バスへのデータの流れを制御する信号を生成する論理回路を含む調停回路と、
   を備えているバス制御回路。
2. 前記複数の制御回路のうち、少なくとも、前記共通バスの使用における設定の最優先順位の制御回路の回路動作をリセットするリセット回路をさらに備えている請求項１記載のバス制御回路。
3. 前記異常検知回路は、時定数回路を含み、前記バス制御信号における前記共通バスの使用を連続して要求している時間が前記時定数回路により定まる設定時間を越えたことを検知した場合に、そのバス制御信号は異常であると検知する請求項１又は請求項２記載のバス制御回路。
4. 前記異常検知回路は、前記各制御回路にそれぞれ一対一に対応して複数備えられている請求項１又は請求項２又は請求項３記載のバス制御回路。
5. 前記調停回路は、前記各制御回路にそれぞれ対応する同じ構成の複数の論理回路部分を備えている請求項１乃至請求項４の何れか一つに記載のバス制御回路。
6. 複数の制御回路と、
   前記複数の制御回路が共通に接続する共通バスと、
   前記複数の制御回路が前記共通バスを介して接続するメモリと、
   請求項１乃至請求項５の何れか１つに記載のバス制御回路と
   を備える情報処理装置。
7. 複数の制御回路が共通に接続する共通バスの使用を前記制御回路が要求するか否かを通知するバス制御信号の異常を検知し、
   前記各制御回路における前記共通バスの使用要求の有無と、前記バス制御信号における異常検知状況と、前記共通バスの使用における設定の優先順位との組み合わせに基づいて前記複数の制御回路の中から選択されるバス使用許可の前記制御回路のデータが前記共通バスに流れるように、前記各制御回路から出力される前記バス制御信号と、前記異常検知回路による異常検知の有無とに基づいて、前記各制御回路から前記共通バスへのデータの流れを制御する信号を論理回路を用いて生成する
   共通バス衝突回避方法。

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