JPS6198378A - デ−タ・デイスプレイ装置 - Google Patents
デ−タ・デイスプレイ装置Info
- Publication number
- JPS6198378A JPS6198378A JP59218554A JP21855484A JPS6198378A JP S6198378 A JPS6198378 A JP S6198378A JP 59218554 A JP59218554 A JP 59218554A JP 21855484 A JP21855484 A JP 21855484A JP S6198378 A JPS6198378 A JP S6198378A
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- JP
- Japan
- Prior art keywords
- signal
- data
- load
- shift register
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、例えばノくラレルデータをシフトレジスタ
に入力し、ディスプレイに高速表示するためのシリアル
データを出力するデータ９デイスプレイ装置に関するも
のである。
に入力し、ディスプレイに高速表示するためのシリアル
データを出力するデータ９デイスプレイ装置に関するも
のである。
第３図は従来のデータ・ディスプレイ装置を示す回路図
であり、図において、１はシリアルデータの表示周期を
決定するドツトクロック ＤＯＴＣＬＫ を入力して分
周を行なう分周器、２は上記分周期１の信号の論理積を
とりノくラレルデータの格納時期を決定するロード信号
ＬＯＡＤ ｆ出力するアンドゲート（以下ＡＮＤゲート
と呼ぶ）、３は表示用パラレルデータＤ、〜Ｄ１５をシ
リアルデータＶＩＤＥＯＯＵＴに変換するシフトレジス
タでろり、前記分周器１とＡＮＤゲート２によって構成
されるタイミング生成部ＩＡのロード信号をロード端子
ＬＯＡＤに入力する。
であり、図において、１はシリアルデータの表示周期を
決定するドツトクロック ＤＯＴＣＬＫ を入力して分
周を行なう分周器、２は上記分周期１の信号の論理積を
とりノくラレルデータの格納時期を決定するロード信号
ＬＯＡＤ ｆ出力するアンドゲート（以下ＡＮＤゲート
と呼ぶ）、３は表示用パラレルデータＤ、〜Ｄ１５をシ
リアルデータＶＩＤＥＯＯＵＴに変換するシフトレジス
タでろり、前記分周器１とＡＮＤゲート２によって構成
されるタイミング生成部ＩＡのロード信号をロード端子
ＬＯＡＤに入力する。
従来のデータ・ディスプレイ装置は上記のように構成さ
れ、その動作について第２図により説明する。この第２
図は第１図のタイミングチャート図であり、シフトレジ
スタ３によってＤＯＴ ＣＬＫｔ−匂にした信号ＱＡと
、電にした信号ＱＢと、煽にした信号Ｑｏと、Ｈ６にし
た信号ＱＤとが出力される。上記各信号ＱＡ、ＱＢ 、
Ｑｏ 、 ＱＤの論理積された結果がシフトレジスタ
３にロード信号として入力される。表示用パラレルデー
タＤＯ〜Ｄ１！ｌはロード信号のタイミングでシフトレ
ジスタ３内に格納されると共に表示用のシリアルデータ
ＶＩＤＥＯＯＵＴはドツトクロック（表示周期）ＤＯＴ
ＣＬＫのタイミングでシフトレジスタ３から出力される
。
れ、その動作について第２図により説明する。この第２
図は第１図のタイミングチャート図であり、シフトレジ
スタ３によってＤＯＴ ＣＬＫｔ−匂にした信号ＱＡと
、電にした信号ＱＢと、煽にした信号Ｑｏと、Ｈ６にし
た信号ＱＤとが出力される。上記各信号ＱＡ、ＱＢ 、
Ｑｏ 、 ＱＤの論理積された結果がシフトレジスタ
３にロード信号として入力される。表示用パラレルデー
タＤＯ〜Ｄ１！ｌはロード信号のタイミングでシフトレ
ジスタ３内に格納されると共に表示用のシリアルデータ
ＶＩＤＥＯＯＵＴはドツトクロック（表示周期）ＤＯＴ
ＣＬＫのタイミングでシフトレジスタ３から出力される
。
この第４図の図中のＴｓはシフトレジスタ３においてパ
ラレルデータをシフトレジスタ３に格納するのに必要な
セットアツプ時間であり、ＴＨは上記格納を可能にする
のに必要なホールド時間である。ここで、一般に上記の
ような多入力のＡＮＤｌ ゲート２はショットキー
のＩＣでないため遅延時ｉ’ １１ｉ’ｈ５ｉ□３
、アイ７２２イ、。オイ□。７部期を高速にするために
、上記ドツトクロックＤＯＴＣＬＫの入力を高速にしよ
うとすると、ＡＮＤゲート２の立ち上りが遅れ、第４図
に示されるセットアンプ時間ＴＳの巾が狭くなって、シ
フトレジスタ３のロード信号としては保証されず、高速
化が不可能である。
ラレルデータをシフトレジスタ３に格納するのに必要な
セットアツプ時間であり、ＴＨは上記格納を可能にする
のに必要なホールド時間である。ここで、一般に上記の
ような多入力のＡＮＤｌ ゲート２はショットキー
のＩＣでないため遅延時ｉ’ １１ｉ’ｈ５ｉ□３
、アイ７２２イ、。オイ□。７部期を高速にするために
、上記ドツトクロックＤＯＴＣＬＫの入力を高速にしよ
うとすると、ＡＮＤゲート２の立ち上りが遅れ、第４図
に示されるセットアンプ時間ＴＳの巾が狭くなって、シ
フトレジスタ３のロード信号としては保証されず、高速
化が不可能である。
上記のような従来のデータ・ディスプレイ装置では、ド
ツトクロックを速くするとＡＮＤゲートによる遅れの影
響によりシフトレジスタのデータをロードするタイミン
グが遅れ、正常なパラレルデータをシフトレジスタに格
納できなくなり、ドツトクロックを高速にできないとい
う問題点があった。
ツトクロックを速くするとＡＮＤゲートによる遅れの影
響によりシフトレジスタのデータをロードするタイミン
グが遅れ、正常なパラレルデータをシフトレジスタに格
納できなくなり、ドツトクロックを高速にできないとい
う問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、表示周期を決定するドツトクロックを高速にして
もシフトレジスタに入力されるロード信号のタイミング
が短縮されず、該シフトレジスタに入力される表示用の
パラレルデータを確士 実にデータ格納することができるデータ・ディスプレイ
装置を得ることを目的とする。
ので、表示周期を決定するドツトクロックを高速にして
もシフトレジスタに入力されるロード信号のタイミング
が短縮されず、該シフトレジスタに入力される表示用の
パラレルデータを確士 実にデータ格納することができるデータ・ディスプレイ
装置を得ることを目的とする。
この発明に係るデータ・ディスプレイ装置は、シフトレ
ジスタに入力するパラレルデータを格納するためのタイ
ミングを生成するタイミング生成部内に、高速クロック
を入力する分周器と、ロード有効信号を出力するウィン
ド回路と、このウィンド回路の出力をリセット端子に入
力して前記タイミングを生成するリセット付フリップフ
ロップ回路とを備えたものである。
ジスタに入力するパラレルデータを格納するためのタイ
ミングを生成するタイミング生成部内に、高速クロック
を入力する分周器と、ロード有効信号を出力するウィン
ド回路と、このウィンド回路の出力をリセット端子に入
力して前記タイミングを生成するリセット付フリップフ
ロップ回路とを備えたものである。
この発明においては、分周器の複数の分周された出力の
うち多くの出力をウィンド回路が取り込み、かつラッチ
することによりロードを有効にするロード有効信号を生
成して出力し、リセット付フリップフロップが前記出力
されたロード有効信号をめらかしめリセット端子に入力
しておくので。
うち多くの出力をウィンド回路が取り込み、かつラッチ
することによりロードを有効にするロード有効信号を生
成して出力し、リセット付フリップフロップが前記出力
されたロード有効信号をめらかしめリセット端子に入力
しておくので。
前記分周器の１部の出力信号によってのみ速やかにシフ
トレジスタにロード信号を送出でき、かつショットキー
のリセット付フリップフロップであるため高速なドツト
クロックに対しても容易に保証可能とする。
トレジスタにロード信号を送出でき、かつショットキー
のリセット付フリップフロップであるため高速なドツト
クロックに対しても容易に保証可能とする。
第１図はこの発明の一実施例を示す回路図であり、１は
ドツトクロックＤＯＴ ＣＬＫｔ−人力し、このクロッ
クを分局して４つの分周された信号ＱＡ。
ドツトクロックＤＯＴ ＣＬＫｔ−人力し、このクロッ
クを分局して４つの分周された信号ＱＡ。
ＱＢ、ＱＯ，ＱＤを出力する分周器、２はこの分周器１
の出力のうちＱＢ、ＱＯ，ＱＤの出力の論理積をとるア
ントゲ、）（ＡＮＤゲート）、４．５は表示用パラレル
データＤＯ〜Ｄ１ｓ ｔ−シフトレジスタ３に格納する
時に、その格納時期を決定するタイミング信号ＬＯＡＤ
を有効にするロード有効信号ＷＩＮＤＯＷを生成するク
リップ７０ツブとＯＲゲートであり、これらによってウ
ィンド回路４Ａが構成される。
の出力のうちＱＢ、ＱＯ，ＱＤの出力の論理積をとるア
ントゲ、）（ＡＮＤゲート）、４．５は表示用パラレル
データＤＯ〜Ｄ１ｓ ｔ−シフトレジスタ３に格納する
時に、その格納時期を決定するタイミング信号ＬＯＡＤ
を有効にするロード有効信号ＷＩＮＤＯＷを生成するク
リップ７０ツブとＯＲゲートであり、これらによってウ
ィンド回路４Ａが構成される。
６は５０人り有効信号ＷＩＮＤＯＷの期間だけＬ ＯＡ
Ｄ信号を出力できるようにするリセット付フリップフロ
ップであす、ショットキータイプのＩＣである。これら
の各素子によりタイミング生成部ＩＡが形成される。
Ｄ信号を出力できるようにするリセット付フリップフロ
ップであす、ショットキータイプのＩＣである。これら
の各素子によりタイミング生成部ＩＡが形成される。
上記のように構成されたデータ・ディスプレイ装置につ
きその動作を第２図を用いて説明する。
きその動作を第２図を用いて説明する。
この第２図は第１図のタイミングチャート図であり、図
中、ドツトクロックＤＯＴ ＣＬＫは第１図のシフト
レジスタ３に表示タイミングとして入力されるクロック
であり、分周器１にもこのクロックを分周するために入
力される。この分周器１は夫々分周された信号ＱＢ、Ｑ
Ｏ，ＱＤをアンドゲート２に出力し、アンドゲート２で
はそれらの信号ＱＢ、ＱＯ，ＱＤの論理積の結果を７リ
ツプフロツプ４のデータ入力端子りに出力する。一方分
周器１の出力の信号ＱＡはトリガ信号として前記クリッ
プフロップ４に入力され、このトリガ信号によってラッ
チされた信号が７リツプフロツプ４のＱ端子に出力され
る。このＱ端子の出力と、前記信号ＱＢ、ＱＣ，ＱＤの
論理積の結果との論理和ＯＲゲート５でとり、この結果
はＬＯＡＤ有効信号ＷＩＮＤＯＷとしてリセット付フリ
ップフロップ６に出力される。リセット付フリップフロ
ップ６Ｈ上記ＬＯＡＤ有効信号ＷＩＮＤＯＷがＯＮの期
間、すなわちハイレベル（Ｈｉｇｈ Ｌｅｖｅｌ ）の
期間有効となり、分周器１の出力信号９人をデータ入力
とし、ドツトクロックＤＯＴ ＣＬＫをトリガとして取
り込まれ、ラッチされる。ラッチされたフリップフロッ
プ６の出力はシフトレジスタ３のＬＯＡＤ端子に入力さ
れ、この入力レベルがハイレベル（Ｈｉｇｈ Ｌｅｖｅ
ｌ ） Ｏ期間（タイミング）に表示パラレルデータＤ
ｏ〜Ｄ１５がシフトレジスタ３に格納される。
中、ドツトクロックＤＯＴ ＣＬＫは第１図のシフト
レジスタ３に表示タイミングとして入力されるクロック
であり、分周器１にもこのクロックを分周するために入
力される。この分周器１は夫々分周された信号ＱＢ、Ｑ
Ｏ，ＱＤをアンドゲート２に出力し、アンドゲート２で
はそれらの信号ＱＢ、ＱＯ，ＱＤの論理積の結果を７リ
ツプフロツプ４のデータ入力端子りに出力する。一方分
周器１の出力の信号ＱＡはトリガ信号として前記クリッ
プフロップ４に入力され、このトリガ信号によってラッ
チされた信号が７リツプフロツプ４のＱ端子に出力され
る。このＱ端子の出力と、前記信号ＱＢ、ＱＣ，ＱＤの
論理積の結果との論理和ＯＲゲート５でとり、この結果
はＬＯＡＤ有効信号ＷＩＮＤＯＷとしてリセット付フリ
ップフロップ６に出力される。リセット付フリップフロ
ップ６Ｈ上記ＬＯＡＤ有効信号ＷＩＮＤＯＷがＯＮの期
間、すなわちハイレベル（Ｈｉｇｈ Ｌｅｖｅｌ ）の
期間有効となり、分周器１の出力信号９人をデータ入力
とし、ドツトクロックＤＯＴ ＣＬＫをトリガとして取
り込まれ、ラッチされる。ラッチされたフリップフロッ
プ６の出力はシフトレジスタ３のＬＯＡＤ端子に入力さ
れ、この入力レベルがハイレベル（Ｈｉｇｈ Ｌｅｖｅ
ｌ ） Ｏ期間（タイミング）に表示パラレルデータＤ
ｏ〜Ｄ１５がシフトレジスタ３に格納される。
従ってこのよりな回路構成をとることによって分周器１
の出力の信号ＱＢ、ＱＯ，ＱＤの論理積結果をあらかじ
め早めに７リツプ７０ツブ４にラッチすることができ、
信号９人のみをショットキーダイオード（図示せず）が
用いられているリセット付クリップフロップ６で更に論
理積を実質的にとることによって、従来例のようにショ
ットキーダイオードが用いられていないアンドゲート２
にて論理積をとるよりも高速に信号処理するεとが可能
となる。
の出力の信号ＱＢ、ＱＯ，ＱＤの論理積結果をあらかじ
め早めに７リツプ７０ツブ４にラッチすることができ、
信号９人のみをショットキーダイオード（図示せず）が
用いられているリセット付クリップフロップ６で更に論
理積を実質的にとることによって、従来例のようにショ
ットキーダイオードが用いられていないアンドゲート２
にて論理積をとるよりも高速に信号処理するεとが可能
となる。
なお、上記実施例ではドツトクロックＤＯＴ ＣＬＫは
１人力しかない場合を示したが、２つ以上のりロック信
号をマルチプレックスした信号であってもよく、上記実
施例と同様の効果を奏する。
１人力しかない場合を示したが、２つ以上のりロック信
号をマルチプレックスした信号であってもよく、上記実
施例と同様の効果を奏する。
この発明は以上説明したとおり、シフトレジスタのロー
ド信号ｔＳらかしめ有効にするＷＩＮＤＯＷ信号を生成
するよう構成したので、ＡＮＤゲートによる遅れを無視
でき、ドツトクロックを高速にできるなど高機能を実現
でき、かつ機能性に比較して装置も簡単でるり、かつ非
常に高速な表示を得られるという効果がある。
ド信号ｔＳらかしめ有効にするＷＩＮＤＯＷ信号を生成
するよう構成したので、ＡＮＤゲートによる遅れを無視
でき、ドツトクロックを高速にできるなど高機能を実現
でき、かつ機能性に比較して装置も簡単でるり、かつ非
常に高速な表示を得られるという効果がある。
第１図はこの発明による一実施例を示す回路図、第２図
は第１図のタイミングチャート図、第３図は従来のデー
タ・ディスプレイ装置を示す回路図、第４図は第３図の
タイミングチャート図である。 図において、１は分周器、ＩＡはタイミング生成器、３
はシフトレジスタｂ４人はウィンド回路、６はリセット
付フリップフロップ、 Ｄｏ〜Ｄ１ｓはパラレルデータ
、ＶＩＤＥＯＯＵＴはシリアルデータ、ＷＩＮＤＯＷは
ロード有効信号、ＤＯＴ ＣＬＫはドツトクロック（
クロック）、ＬＯＡＤはロード有効信号、Ｒはリセット
端子でるる。 なお、各図中同一符号は同一または相当部分を示す。
は第１図のタイミングチャート図、第３図は従来のデー
タ・ディスプレイ装置を示す回路図、第４図は第３図の
タイミングチャート図である。 図において、１は分周器、ＩＡはタイミング生成器、３
はシフトレジスタｂ４人はウィンド回路、６はリセット
付フリップフロップ、 Ｄｏ〜Ｄ１ｓはパラレルデータ
、ＶＩＤＥＯＯＵＴはシリアルデータ、ＷＩＮＤＯＷは
ロード有効信号、ＤＯＴ ＣＬＫはドツトクロック（
クロック）、ＬＯＡＤはロード有効信号、Ｒはリセット
端子でるる。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- ディスプレイに表示するためのパラレルデータを格納し
、この格納されたデータをシリアルデータとして送出す
るシフトレジスタと、前記パラレルデータを格納するた
めのタイミングを生成するタイミング生成部とを備えた
データ・ディスプレイ装置において、前記タイミング生
成部は高速のクロックを入力して分周を行なう分周器と
、この分周器の出力により前記パラレルデータを格納す
るためのロード有効信号を出力するウインド回路と、こ
のウインド回路からのロード有効信号をリセット端子に
入力して前記シリアルデータを前記シフトレジスタに格
納するためのタイミング信号を生成するリセット付フリ
ップフロップ回路とを備えたことを特徴とするデータ・
ディスプレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59218554A JPS6198378A (ja) | 1984-10-19 | 1984-10-19 | デ−タ・デイスプレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59218554A JPS6198378A (ja) | 1984-10-19 | 1984-10-19 | デ−タ・デイスプレイ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6198378A true JPS6198378A (ja) | 1986-05-16 |
Family
ID=16721755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59218554A Pending JPS6198378A (ja) | 1984-10-19 | 1984-10-19 | デ−タ・デイスプレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6198378A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6053046A (en) * | 1995-02-09 | 2000-04-25 | Denso Corporation | Rotational speed detector for vehicle wheel with sensor device and integrally formed axle cover |
-
1984
- 1984-10-19 JP JP59218554A patent/JPS6198378A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6053046A (en) * | 1995-02-09 | 2000-04-25 | Denso Corporation | Rotational speed detector for vehicle wheel with sensor device and integrally formed axle cover |
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