JPH0648431Y2 - トリガ回路 - Google Patents

Description

【考案の詳細な説明】 〈産業上の利用分野〉 本考案は、オシロスコープなどで用いられるトリガ回路
に関するものであり、詳しくは、高速トリガ回路におけ
る時間精度の改善に関するものである。

〈従来の技術〉 第４図は、従来のトリガ回路の一例を示す回路図であ
る。図において、コンパレータ１の一方の入力端子には
入力信号Vinが加えられ、他方の入力端子には閾値信号V
thが加えられている。このコンパレータ１は、入力信号
Vinが閾値信号Vthを超えることによりトリガ信号TGをフ
リップフロップ３のクロック端子に出力する。アーミン
グ信号発生回路２は２値化されたアーミング信号AMをフ
リップフロップ３のデータ端子Ｄに出力する。フリップ
フロップ３の出力端子Ｑからは、トリガ信号TGに同期し
た信号ａがシステムトリガSTとして出力される。

ところで、一般に入力信号Vinとアーミング信号AMは非
同期である。従って、入力信号Vinとアーミング信号AM
が競合し、フリップフロップ３の安定動作に必要なセッ
トアップタイムの条件が満たされないことがある。フリ
ップフロップ３のセットアップタイムの条件が満たされ
ないとクロック端子に入力されるトリガ信号TGの立ち上
がりエッジから出力端子Ｑの出力信号ａの立ち上がりエ
ッジまでの伝送遅延時間が大きくなり、トリガ点の位置
がずれて表示画面上の波形の位置が正規の位置よりも左
にずれてしまう。このような入力信号Vinとアーミング
信号AMの競合が発生する確率は、入力信号Vinの周波数
が高くなるのに応じて高くなる。

このような問題点を解決するものとして、第５図に示す
ような回路が提案されている。第５図では、フリップフ
ロップ３の出力信号ａはフリップフロップ４のデータ端
子Ｄに加えられ、このフリップフロップ４のクロック端
子には遅延回路５を介してコンパレータ１の出力信号TG
が加えられていて、その出力端子Ｑの出力信号ｂがシス
テムトリガSTとして出力される。ここで、遅延回路５の
遅延時間を、アーミング信号AMと入力信号Vinが競合し
た場合のフリップフロップ３の最大伝送遅延時間とフリ
ップフロップ４のセットアップタイムの和よりも大きく
設定する。

このように構成することにより、フリップフロップ４の
セットアップタイムは満足されるので第４図の場合のよ
うな表示波形の位置ずれをなくすることができる。

〈考案が解決しようとする課題〉 しかし、このような第５図の構成では、遅延回路５の遅
延時間として5ns程度の比較的長い時間が必要になるこ
とから集積回路のゲート素子などを利用して実現するこ
とは困難であり、遅延回路５の遅延時間よりも短い周期
で発生する高速トリガに対しては効果がない。

また、トリガがインパルス状の場合、遅延回路５を通る
ことにより波形が減衰してしまうので、トリガ検出の性
能が低下することになる。

本考案は、このような問題点に着目したものであり、そ
の目的は、トリガを遅延させる遅延回路を用いることな
くアーミング信号と入力信号が競合した場合であっても
トリガ点のずれが生じないようにし、さらに単発波形や
周期の遅い波形に対しても安定したトリガをかけること
ができるトリガ回路を提供することにある。

〈課題を解決するための手段〉 このような問題点を解決する本考案は、 アーミング信号発生回路と、 クロック発生器と、 これらアーミング信号発生回路の出力信号とクロック発
生器の出力信号が入力され、アーミング信号発生回路の
出力信号をクロック周期に応じて遅延させるフリップフ
ロップで構成されたアーミング信号遅延回路と、 入力信号のレベルが設定値を越えることによりトリガ信
号を出力するコンパレータと、 このコンパレータの出力信号がクロック端子に入力さ
れ、前記アーミング信号発生回路の出力信号がデータ端
子に入力される第１のフリップフロップと、 この第１のフリップフロップの出力信号と前記アーミン
グ信号遅延回路の出力信号が入力されるオアゲートと、 このオアゲートの出力信号がデータ端子に入力され、ク
ロック端子に前記コンパレータの出力信号が入力される
第２のフリップフロップ、 を設けたことを特徴とする。

〈作用〉 第２のフリップフロップのクロック端子には、入力信号
に関連したトリガ信号が遅延回路を介することなく直接
加えられている。この第２のフリップフロップのデータ
端子には、オアゲートを介して、トリガ信号でアーミン
グ信号をラッチする第１のフリップフロップの出力信号
とクロックでアーミング信号をラッチして遅延させるフ
リップフロップよりなる遅延回路の出力信号とが入力さ
れている。

そして、高速波形が入力された場合、アーミング信号は
第１発目のトリガ信号により第１のフリップフロップに
ラッチされ、この第１のフリップフロップの出力信号は
続く第２発目のトリガ信号により第２のフリップフロッ
プにラッチされてシステムトリガとして出力される。こ
のとき、アーミング信号と入力信号が競合してもトリガ
点がずれることはなく、表示波形の位置ずれを防止でき
る。

一方、単発波形や低速波形が入力された場合、第２のフ
リップフロップはフリップフロップよりなる遅延回路を
介して出力されるアーミング信号を単発波形や低速波形
の第１発目のトリガ信号によりラッチし、システムトリ
ガとして出力する。

すなわち、本考案の構成によれば、高速波形だけではな
く、単発波形や低速波形に対しても安定にシステムトリ
ガを出力できる。

〈実施例〉 以下、図面を用いて本考案の実施例を詳細に説明する。

第１図は本考案の一実施例を示す回路図であり、第５図
と同一部分には同一符号を付けている。図において、フ
リップフロップ7,8はアーミング信号AMをクロック発生
器６から出力されるクロックCKに従って１周期ずつ遅延
させるものである。フリップフロップ７のデータ端子Ｄ
にはアーミング信号AMが加えられ、クロック端子にはク
ロックCKが加えられている。フリップフロップ８のデー
タ端子Ｄにはフリップフロップ７の出力端子Ｑの出力信
号ｃが加えられ、クロック端子にはクロックCKが加えら
れている。フリップフロップ４のデータ端子Ｄにはフリ
ップフロップ３の出力端子Ｑの出力信号ａおよびフリッ
プフロップ８の出力端子Ｑの出力信号ｄがオアゲート９
を介して加えられ、クロック端子にはコンパレータ１の
出力信号TGが直接加えられていて、その出力端子Ｑの出
力信号ｅはシステムトリガSTとして出力される。

このように構成された回路の動作をタイミングチャート
を用いて説明する。

第２図は、（ａ）に示すクロックCKに比べて（ｄ）に示
すコンパレータの出力であるトリガ信号TGの周期が速い
高速波形の場合のタイミングチャートである。（ｂ）に
示すアーミング信号AMが立ち上がっている状態でコンパ
レータ１に加えられる入力信号Vinが閾値Vthを超えてコ
ンパレータ１の出力信号Ｔ状態が立ち上がって第１発目
が出力されることにより（ｅ）に示すフリップフロップ
３の出力端子Ｑの出力信号ａも立ち上がる。このフリッ
プフロップ３の出力端子Ｑの出力信号ａはオアゲート９
を介してフリップフロップ４のデータ端子Ｄに加えられ
ているので、フリップフロップ４のデータ端子Ｄの入力
信号も立ち上がる。このようにフリップフロップ４のデ
ータ端子Ｄの入力信号が立ち上がっている状態で再びコ
ンパレータ１の出力信号TGが立ち上がって第２発目が出
力されることにより、（ｆ）に示すフリップフロップ４
の出力端子Ｑの出力信号ｅが立ち上がり、システムトリ
ガSTとして出力されることになる。すなわち、アーミン
グ信号AMが立ち上がってから２発目のコンパレータ１の
出力信号（トリガ信号）TGでシステムトリガSTが出力さ
れることになる。このとき、アーミング信号AMとコンパ
レータ１の出力信号TGが競合するとフリップフロップ３
のセットアップタイムの問題が発生して伝送遅延が大き
くなることが考えられるが、コンパレータ１の出力信号
TGの周期が伝送遅延時間とフリップフロップのセットア
ップタイムの和よりも長ければフリップフロップ７につ
いてはタイミングの問題は発生せず、２発目のトリガか
ら一定の後れでシステムトリガが発生することになる。
なお、アーミング信号AMはフリップフロップ７および８
でクロックCKの１周期分ずつ遅延され、フリップフロッ
プ８の出力端子Ｑの出力信号ｄは（ｃ）に示すようにア
ーミング信号AMが立ち上がってからクロックCKの２周期
分遅延されたものになるが、第２図の動作例ではこのフ
リップフロップ８の出力端子Ｑの出力信号ｄは装置の動
作には直接は関与しない。

第３図は、（ａ）に示すクロックCKに比べて（ｄ）に示
すコンパレータの出力であるトリガ信号TGの周期が遅い
低速波形または単発波形の場合のタイミングチャートで
ある。この場合には、（ｃ）に示したフリップフロップ
８の出力端子Ｑの出力信号ｄが立ち上がった後の第１発
目のコンパレータ１の出力信号TGの立ち上がりに従って
（ｆ）に示すフリップフロップ４の出力端子Ｑの出力信
号ｅが立ち上がり、システムトリガSTとして出力される
ことになる。このとき、（ｅ）に示すフリップフロップ
３の出力端子Ｑの出力信号ａとコンパレータ１の出力信
号TGが競合してタイミングの問題が発生しトリガ点がず
れてしまう可能性があるが、トリガ周期が低いことから
発生頻度は少ない。また、このようなトリガ周期の遅い
入力信号は遅い時間軸設定（time/div）で観測すること
が多いのでフリップフロップのセットアップタイム不足
によるトリガ点の位置のずれは実用上無視できる。

具体的な回路例では、クロックCKの周波数は5MHz、フリ
ップフロップのセットアップタイムは0.5ns、フリップ
フロップの伝送遅延時間は0.8ns〜2nsであり、5MHz〜40
0MHzの入力信号についてはトリガ点の位置のずれが発生
することはなかった。

このような回路によれば、アナログ的な遅延回路を用い
ることなくフリップフロップのみで構成できるので、容
易に集積回路化できる。

また、パルス状のトリガ波形であっても従来のように遅
延回路を通していないことから減衰することはなく、フ
リップフロップの性能を十分に生かしたトリガ回路が実
現できる。

また、高速波形だけではなく、単発波形や低速波形に対
しても安定にシステムトリガを出力できる。

〈考案の効果〉 以上説明したように、本考案によれば、トリガを遅延さ
せる遅延回路を用いることなくアーミング信号と入力信
号が競合した場合であってもトリガ点のずれが生じない
ようにでき、さらに単発波形や周期の遅い波形に対して
も安定したトリガをかけることができるトリガ回路を提
供することができ、オシロスコープなどの波形表示装置
のトリガ回路として好適である。

【図面の簡単な説明】

第１図は本考案の一実施例を示す回路図、第２図および
第３図は第１図の動作を示すタイミングチャート、第４
図および第５図はそれぞれ従来の回路例図である。 １…コンパレータ、２…アーミング信号発生回路、3,4,
7,8…フリップフロップ、６…クロック発生器、９…オ
アゲート。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】アーミング信号発生回路と、 クロック発生器と、 これらアーミング信号発生回路の出力信号とクロック発
   生器の出力信号が入力され、アーミング信号発生回路の
   出力信号をクロック周期に応じて遅延させるフリップフ
   ロップで構成されたアーミング信号遅延回路と、 入力信号のレベルが設定値を越えることによりトリガ信
   号を出力するコンパレータと、 このコンパレータの出力信号がクロック端子に入力さ
   れ、前記アーミング信号発生回路の出力信号がデータ端
   子に入力される第１のフリップフロップと、 この第１のフリップフロップの出力信号と前記アーミン
   グ信号遅延回路の出力信号が入力されるオアゲートと、 このオアゲートの出力信号がデータ端子に入力され、ク
   ロック端子に前記コンパレータの出力信号が入力される
   第２のフリップフロップ、 を設けたことを特徴とするトリガ回路。