JPS6192499A

JPS6192499A - 半導体メモリ

Info

Publication number: JPS6192499A
Application number: JP59211338A
Authority: JP
Inventors: Masahiro Ueno; 雅弘上野; Kozaburo Kurita; 公三郎栗田; Masahiro Iwamura; 将弘岩村; Hideo Maejima; 前島　英雄; Ikuro Masuda; 郁朗増田; Tetsuo Nakano; 哲郎中野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-10-11
Filing date: 1984-10-11
Publication date: 1986-05-10
Also published as: JPH0363159B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は半導体メモリに係り、特に高集積でかつ高速読
出しに好適な半導体メモリに関する。

〔発明の背景〕

行線及び列線の交点にＭＯＳトランジスタ等のスイッチ
素子を具備することによって１１”あるいは′０″を記
憶させるＲＯＭ　（Ｒｅａｄ　ＱｎｌｙＭｅｍｏｒｙ　
）は高集積になるに従い、回路内部が高インピーダンス
になると共に、寄生容量が増加し、高速性と低消費電力
化の両立が困難になる。

例えば特公昭５８−４６７９７号公報にはかかるＲＯＭ
の高速読出し技術が開示されている。ここで開示されて
いる技術を要約すると、列（Ｘ）線と電源との間に、列
線プリチャージ用のＭＯＳトランジスタを備え、アトＶ
ス信号が変化した際にかかるＭＯＳトランジスタのゲー
トに一定時間のプリチャージ信号を印加し、高速に列線
をプリチャージする。行線を駆動する際には、インピー
ダンスの高い常時導通状態のデプレッション心ｉｏｓト
ランジスタのみでプルアップされるので、記憶セルであ
るＭＯＳトランジスタによる列線の電荷を放電させる動
作の障吾とはならない。

かかる従来技術における列線の最大電圧は、記憶セルが
形成されない行（Ｘ）線が連続的に還択され喪時の列（
ＹＭ’；ｌの電位で、はぼ電源電圧に等しく、かかる列
（Ｙ）Ｎの最低電圧は、センス回路が検出するに必必要
な十分低位の電圧であり、プリチャージ、ディスチャー
ジ共時間で監視されるから、その過圧振幅は十分な余裕
が必要となり通常電源電圧の１／２を越える。Ｙ線の電
圧振幅は、略電源亀圧の１／２になる。

〔発明の目的〕

本発明６目的は、高速、低消費電力の半導体メモリを提
供することである。

〔発明の概要〕

本発明の特徴は、列線の電位を比較的低くかつ安定に得
られるバイポーラトランジスタのベース・エミッタ間′
屯圧（ｖＢに）、あるいはＭｏ８トランジスタのしきい
値電圧（７丁、）等の半導体スイッチ素子を導通させる
ために必要な制御端子に印加する最小限の電圧である半
導体スイッチ素子固有の活性化に圧の関数で定められる
列線設定電圧を有する列線電圧設定回路と、該列線設定
電圧を略しきい電圧とするセンスアンプを具備したこと
である。

〔発明の実施例〕

以下、本発明の１実ｖａ例を第１図〜第５図によシ説明
する。第１図は本発明の１実施例を示す半導体メモリの
回路簿成を示す図で、ｌはＸデコーダ、Ｇ１はアドレス
信号ＡＤ几、クロック信号φからＸ線選択信号を発生す
るＡＮＤゲート、２はＸドライバー、Ｑｌは低インピー
ダンスで行線ｘｔ−Ｘ、を駆動するｍ　閂のＮＰＮトラ
ンジスタであり、ＮＰＮトランジスタのベースはＡＮＤ
ゲート１の出力に、コレクタは電源電位に、エミッタは
行ｍ　Ｘ　Ｉ−Ｘ−に接αされる。３はメモリセルを構
成するＮＭＯＳトランジスタＭを含むｍ行ｎ列のメモリ
セルマトリックスで、Ｘ１〜Ｘ、は行線、Ｙ１〜Ｙ、は
列線、Ｒ１１は列ａＹｔ〜Ｙ。

に蓄積されるリーク電荷を放電する高抵抗であり、各々
のメモリセルＭのゲートは行線Ｘ１〜Ｘ、の何れ力・に
、ドＶインは列線Ｙ１〜Ｙ、の何れかに、ソースは接地
電位に接続される。４ばＸＳＪディスチャージ回路で、
行線Ｘ１〜Ｘ、ｓの寄生容量に蓄積された電荷をｍ１ｉ
ｉｉｌのＭＯＳトランジスタＭ１で高速に放電する。（
）２はＭｏ８トランジスタＭ、ｔを駆動するゲート回路
である。５はプリチャージ回路で、列線Ｙ１〜Ｙ、の動
作電圧を設定する列ｍ　電圧設定回路１０の出力信号に
応じ、エミッタフォロア接続されたｎ１固のＮＰＮトラ
ンジスタＱ２により、列線Ｙ１〜Ｙ、に寄生する容量を
高速に列線Ｙ１〜Ｙ、の動作電圧である列線設定電圧・
Ｖアにまで充電する。６はＹセレクタで、Ｙデコーダ１
１のＹ線選択信号により１群の列線Ｙ１〜Ｙ、の内の複
数本をスイッチへ工ＯＳトランジスタＫ）により選択す
る。７はセンスアンプでＧ３はエミッタ接地されたＮＰ
Ｎトランジスタ、Ｒ２゜Ｒ３は抵抗、Ｄｒ　、Ｇ２はダ
イオード、Ｂｔは出力アンプである。１つのセンスアン
プ７はＭｏ、９トランジスタＭ２を介して複数の列線に
接続されている。

第２図は第１図の列線電圧設定回路１０の１実施例であ
る。第２図においてＭＰＩ　＋　Ｍａｔ　　はＰ及びＮ
形ＭＯＳトランジスタで列線に充電電流を供給する全て
のＮＰＮ）う／ジスタＱ２のベース電流を供給すると共
にイ／パータゲートを講成し、クロック信号φによシ同
回路の動作を制御する。

Ｄ：ｓ　、　Ｇ４はダイオードでφがＬレベルのトキＰ
ＭＯ８トランジスタＭ、１を通してバイアス電流ｉｄｌ
が流れ、ＮＰＮトランジスタＱ２の全てのベース電圧を
略２倍のベース・エミッタ間電圧２ＶＢＩにバイアスす
る。列線Ｙ１〜Ｙ、の畜生容ｉＣ□１はエミッタフォロ
アのＮＰＮトランジスタＱ２のエミッタ電流ＩＦＯ〜ｉ
□−１で充゛″亀されるから、該ＮＰＮ　トランジスタ
Ｑ２のベース酸比よりＩＶＢにだけ低い。ＩＶｎｇの電
圧に充電され、これが列＋ＨＹ　ｉ　−Ｙ、の動作電圧
になる。即ちプリチャージ回路５は低出力インピーダン
スの電圧源を形成し、列線電圧設定回路１０は該電圧を
Ｖａ＋ｃに設定する。

一方、第１図におけるセンスアンプ７はエミッタ接地形
アンプで、抵抗Ｒ２、ダイオードＤ１を介してＮＰＮ　
トランジスタＱ３のベースにバイアス電流を与える。こ
の時のバイポーラトランジスタＱ３のベース・エミッタ
間（圧Ｎ’＋ｉ＋はとなる。ここでｋはボルツマン定数
、Ｔは絶対温度、Ｉｚはエミッタ電流、Ｉｔｓは逆方向
飽和電流で、ｋＴ　／　ｑ　＝　Ｖ　ｔは室温テ約２６
ｍＶである。

また、コレクタ電流Ｉｃｓベース電流Ｉｓ、’ｍ流増幅
率βとすると工鳶＝Ｉｃ＝β■慕　　　　　　・・・・・・・・・・
・・（２）ベース・エミッタ間電圧ＶＩＩＣとコレクタ
電流Ｉｃとの間の相互コンダクタンスｇｍｄである。またα）式は −ＭＴ ■大−４ｐ＋ｇ（ｅ　　　　−ｔ）　　　　　　・・・
・・・・・・（４）とも表わすことができる。以上から
、バイポーラトランジスタのベース・エミッタ間電圧Ｖ
Ｂｒは一般的に０．６〜０．８　ＶでＬ　Ｓ　１．　（
Ｌａｒｇｅ　ＳｃａｌｅＩｎｔｅｇｒａｔｉｏｎ　）上
では良い整合性を示す。例えばコレクタ電流Ｉｃの変化
分１ｍＡに対するベース・エミッタ間電圧ｖＩ１１の変
化分は２５ｍＶとなり、ベース・エミッタ間電圧Ｖａｔ
は良い定電圧特性を示す。更に換言すれば電流増幅率β
＝１００とすると上記コレクタ電流Ｉｃ及びベース・エ
ミッタ間電圧Ｖｎｚの変化分は、ベース電流Ｉｎの変化
分１０μ人に対するものである。

従ってセンスアンプ７ＯＮＰＮトランジスタＱ３のベー
スに供給されるバイアス電流ｌｂにより、ベース・エミ
ッタ間電圧Ｖｉａ　ｆ）％生じ、コレクタ電流ｉｃが流
れる。ここで上記バイアス電流ｉｂをＮＰＮトランジス
タＱ３がオンする値に設定しておけば、出力データＤ、
ｔ　は′Ｌ“になる。

ここでＸ、Ｙセレクタが動作し、センスアンプ７に接続
されたメモリセルトランジスタＭがオンすると、上記ベ
ース・バイアス電流１．の１部はへ（ＯＳトランジスタ
Ｍに分流し、ＮＰＮトランジスタＱ３のベース電流が例
えば１０μＡ減少すると、上記説明からコツ２タ社流は
１ｍＡ変化し、センスアンプ７の出力Ｄ＠　ａ　ｔ　は
＠Ｈ＃になる。この時のベース・エミッタ間電圧Ｖｕ＋
の変化は２５ｍＶであり、センスアンプのしきい電圧Ｖ
４．はＩ　Ｖａｔであると云える。

次に第３図を用いて第１図及び第２図のメモリ回路の動
作を説明する。クロックφに同期してアドレス信号ＡＤ
Ｒが入力されると共に列線電圧設定回路１０が１＠動さ
れる。即ち第２図のＰＭＯ，ＳトランジスタＭ、ｌがオ
ンし、プリチャージ回路５のＮＰＮトランジスタＱ２の
ベースに、２Ｖ■に調整されたベース電圧が印加される
。この結果、Ｙ線の畜生容量Ｃ□が列線設定電圧Ｖア＝
Ｖｎｇに充電され、列線の電位は第３図（ホ）に示す如
く上昇する。これと同時に第３図（へ）に示す如くＹデ
コーダ出力が出されＹセレクタ用ＭＯ８トランジスタＭ
２が各＃毎１個がオンされ、列線Ｙ１〜Ｙ、とセンスア
ンプ７が直結される。上記した如く列線設定電圧ｖ２、
センスアンプ７のしきい電圧Ｖａｔが共にＩＶＢにであ
るが、周回路のバイアス電流等の差によシ両電圧間にわ
ずかの差を生じることがある。この差電圧はＹセレクタ
用ＭＯ８トランジスタＭ２がオンした時、センスアンプ
７の抵抗Ｒ２あるいはＮＰＮトランジスタＱｓのベース
と寄生容量Ｃ２ｒとの間で充放電電流が流れ、解消され
る。クロックφの６Ｌ”期間であるφ信号によりＸデコ
ーダ出力とφとのＡＮＤ信号であるＸＨドライブ信号Ｗ
Ｌが第３図ｅ）の如く出力され、全行線Ｘ　ｔ　−Ｘ、
の内１本のみが“Ｈ＃レベルに駆動される。この時、駆
動された行線と選択された列線の間にメモリトランジス
タＭが形成されておれば、列線の電荷が該へＩ０８トラ
ンジスタＭ全通して放電され、第３図（ホ）の如く列線
の電位ＢＬはさがる。これを検出して、部ち前述の例で
示せば、列線の電位がＹａ、設定電圧Ｖアより２５ｍＶ
さがった時、センスアンプ７は、第３図（ト）に示す如
く１Ｈ”レベルの出力信号Ｄｏを出力する。ディスチャ
ージ回路４は行線が、電動された結果、行線に寄生する
容量Ｃｐｔに充電された電荷を、クロックφの期間に放
電させるためのもので、全ての行線ＸＩ−Ｘ、に接続さ
れるＭＯ８トランジスタＭ１が第３図に）の如く駆動さ
れ、行線Ｘ　ｔ　−Ｘ−の電位を＠Ｌ”に戻す。

以上の説明で明らかな如く、本実施例によれば列線Ｙ　
ｔ　−Ｙ−の寄生容量Ｃオアを列線電圧設定回路１０を
含むプリチャージ回路５により、低電圧であるｖ　ｃ　
＝　Ｉ　Ｖｉｕ　（０，６〜０．８　Ｖ　）の電圧にｉ
定にかつ急速に充電する。この時の消費電力は列線の総
寄生容量Ｃ，バ　一２ｎＦ、充電電圧ｖｃＩ＝０．７Ｖ
、動作周波数１０ＭＨｚとすると、本実施例では７０ｍ
Ｗであり、従来に比して十分低い。

更に外線設定延圧Ｖアとセンスアンプ７のしきい電圧Ｌ
ｔとを略等しく設定しているため、メモリセル用ＭＯＳ
トランジスタＭで列線の寄生容量Ｃ，アの′２荷の放電
を開始すると、わずかな列線電位の変化を高速に演出し
て出力信号を出すことができる。部ち前述した例で説明
すると、列線寄生容量Ｃｐｙ　”　４　ｐＦ　１ＭＯＳ
　トランジスタＭのドレイン電流を１００μ八とすると
、センスアンプ７の動作に必要とする２５ｍＶ、７［位
変化を列線Ｙ１〜Ｙいに元生させるに要する時間は、１
ｎ（８）であり非常に高速な読出しを可能にする。

更にまたプリチャージ時間についても同様のことが言え
、上記の条件でプリチャージ１流を例えば５００μＡと
す（Ｌば約５．６ｎＳｅＣでプリチャージを完了するこ
とができる。

第４図は第１図の列線ａ圧設定回路ＩＯの他の実施例を
示す図で、第２図と同一符号は同一構成要素を示す。第
４図においてＱ４はＮＰＮトランジスタ、Ｄ５はダイオ
ードである。ＮＰＮ　トランジスタのベースである人魚
の電位は、ＮＰＮトランジスタＱ４に流れるコレクタ電
流ｉアｂ、に対応するＮＰＮトランジスタＱ４のベース
・エミッタ間乱臣ＶＢＩＮｑ４とダイオードＤＳに流れ
る或流ｉアｈｈに対応する。１１１方向４圧Ｖｙａｓ　
　で決まり、これは第２図と同様、略２ＶＢＦ、になる
。プリチャージ回路５のエミッタフォロアトランジスタ
Ｑ２０ベース−流１ア。０　は、負荷の大きざ及び列線
Ｙｔ−Ｙ−直位の変化率等によって変動があり、Ｐに１
０ＳトランジスタＭ、ｌを流れる電流１に、１　はその
最大値に対して十分余裕を持たなければならない。゛し
かして１Ｍｐｌ　　とｉ、ｂｏ　　との差は、第２図で
はダイオードＤ、、Ｄ、を流れる電流１ｄｌ、第４図で
はＮＰＮトランジスタのコレクタ電流ＩＦｂＱ　　とし
てバイパスされる。このバイパス電流の変動は、０）式
で決まるＶＢｚ、または順方向電圧降下Ｖｒｓ、及びダ
イオードＤｓ　、　Ｄ４　、あるいはＮＰＮトランジス
タＱ４の寄生抵抗による電圧降下に対して影響を及ぼす
。第４図の実施例では、このバイパス電流ｉ　ｙｂｑ　
　がＮＰＮトランジスタＱ４のみを流れ、第２図の１／
２になっているため、列線設定電圧Ｖアの変動が第２図
に比して少ないという特徴を持つ。

第５図は列線厄圧設定回路１０の更に他の実施例を示す
図で、第２図、第４図と同一符号は同一構成要素を示す
。第５図においてＱｓ　、ＱａはＮＰＮトランジスタ、
Ｄ６　、Ｄ７はダイオード、几４ｒｉ抵抗である。本実
施例においてはプリチャージ回路５の全てのＮＰＮトラ
ンジスタＱ２に供給スるベース電流はエミッタフォロア
接ｆｆｆ、（ＤＮＰＮトランジスタＱｓから供給される
。従ってＰＭＯＳトランジスタＭ、１を介して供給され
るＮＰＮトランジスタＱｓのベース電流はｉアｌ＋Ｑ　
　の１／βになり非常に小さくすることができる。更に
本実施例が第２図及び第４図の実施例と異なるところは
、第２図及び第４図においてはＭＯＳトランジスタＭｐ
ｌを流れる電流ＩＭｐｌ　　が全てのＮＰＮ　トランジ
スタＱ２のベースに直接供給されることに対して、ＮＰ
ＮトランジスタＱ２のベース電流ｉハ０　はＮＰＮ　ｌ
−ランジスタＱ５から供給されることにある。第２図及
び第４図では、Ｐへ１０８トランジスタＭｐ１にはそれ
に対応できる低インピーダンス性が必要である。しかし
て、このインピーダンスをＺｐｔとすればＭＯＳトラン
ジスタＭｐｔを流れる電流ＬＭｐｌはＶ４ｄ２Ｖｍｇ１Ｍ１＋１＝　　□　　　　・・・・・・・・・・・・
（５）である。このうちＮＰＮトランジスタＱ２のベー
ス電流となるｌ　ｙＮｌ　　以外は第２図ではダイオー
ドＤ３．Ｄ４あるいは第４図ではＮＰＮトランジスタＱ
４にバイパスされる。しかも列線Ｙ１〜Ｙ。

の充電が完了した時点において１ｙｂＯは零となりｆｘ
ｐｔ　　の全てがバイパスされる。これに対して第５図
の本実施例においては、ＮＰＮトランジスタＱ２のベー
ス電流１　ｒｈｏ　　はＮＰＮ　トランジスタＱｓから
供給され、しかも列線Ｙ１〜Ｙ、の寄生容量への充電が
完了すると、ＮＰＮトランジスタＱｓのエミッタ載位が
上昇し、該ＮＰＮトランジスタＱ、はオフする。このよ
うにＮＰＮトランジスタＱ５はインピーダンス変換とス
イッチング作用を持ってお９、従って該ＮＰＮトランジ
スタＱｓのベース電位を定めるバイアス回路であるダイ
オードＤ　ｓ　＋　Ｄ　７　、Ｎ　Ｐ　Ｎ　トランジス
タＱａｆｉ高インピーダンスで動作し、かつその動作電
流の変動は少なく、ＮＰＮトランジスタＱ５及び列線設
定電圧Ｖアは非常に安定に設定することができる。また
ＮＭＯ８トランジスタＭｍｔのソースはＮＰＮｔ−ラン
ジスタＱｓのベースに接続されているから、制御信号Ｃ
ｒが１Ｈ”になりＮＭＯ８トランジスタＭＭ１がオンし
たとき、ＮＰＮトランジスタＱ５のベース・エミッタ間
が短絡さｎ高速にオフすると共に、該トランジスタのエ
ミッタ電位（ＮＰＮトランジスタＱ２のベース電位）は
該ＮＰＮトランジスタＱｓのベース電位に等しくなる。

しかし、抵抗Ｒ４の値を適当に選べば、ＰＭＯＳトラン
ジスタＭｐ１がオフした際、ダイオードＤ６＋Ｄ７を介
して流れる電流が減少し、ＮＰＮトランジスタＱ５のベ
ース電位が下がり、ＮＰＮトランジスタＱｓのベース・
エミッタ間を短絡することによりこの間の電圧を零にし
、たことに略相幽する電圧分を感じることが可能である
。このことは、列線Ｙ１〜Ｙ、を再充電する際、節点Ａ
の寄生容量への完成をほとんど必要とせず、高速にプリ
チャージ回路５を活性化でき、プリチャージ時間を大き
く短縮することを可能にする。第５図においてＮＭＯＳ
トランジスタＭ　ａ　１のソースをダイオードＤ６　、
Ｄｔの接続点Ａ′に接続すれば、該トランジスタをオン
した際のＡ点の電位変化をより小さくすることができる
。なお第２図、第４図においてもＮＭＯＳトランジスタ
Ｍ　ａ　ｓのソースをダイオードＤ４のアノード、ある
いはｉ’Ｊ　Ｐ　Ｎ　トランジスタＱ４のベースに接続
することにより、節点Ａの電位を接地電位にまでさげる
ことを防止することができる。

第６図は第１図のセンスアンプ７の他の実施例で、第１
図と同一符号を付したものは同−嘴成要素を示す。ｇ６
図において５ＢＤ１はショットキーダイオードで、第１
図のセンスアンプ７におけるダイオードＤｔ　、Ｄ２　
と同様、ＮＰＮトランジスタＱ３の飽和防止のためのク
ランプダイオードである。第１図のセンスアンプ７にお
いては、抵抗几２を流れる電流の一部はダイオードＤｚ
を通ってコレクタ側に常に分流していたが、本実施例に
おいては抵抗几２を流れる電流は通常ＮＰＮトランジス
タＱ３のベースへ供給され、利用率が良くなり省電力が
図れる。

第７図は第１図のセンスアンプ７の更に池の実施例を示
す図で、第１図と同一符号を付したものは同一構成要素
を示す。第７図においては列線Ｙ＋がダイオードＤｔ　
、Ｄ２の共通アノード接続節点Ｂに接続されている。こ
の結果、センスアンプ７のしきイ電圧Ｖ、、カ略２　Ｖ
＋＋ｇ　（１，２〜１．６　Ｖ　）になる。従って列線
電圧設定回路１０の列線設定ぼ圧Ｖアもこのしきい電圧
ＶｓＬに整合させて略２Ｖｉｚにする必要がある。これ
は第２図のダイオードＤ３　、　Ｄ４　、第４図のＤｓ
、！″ｇ５図のＤ７にそれぞれダイオードを１個有列に
加える等により容易に実施することができる。本実施例
に２いては、列線設定電圧Ｖアと節点Ｂのは位に差があ
った場合、列線の吾生容量Ｃ１２からセンスアンプＮＰ
ＮトランジスタＱ３のベースに突入する電流に対して、
ダイオードＤｌ、Ｄ２により該トランジスタＱ３の飽和
を防止することができる。

第８図は第１図のセンスアンプ７の更に他の実施例を示
す図で、第１図と同一符号を付したものは同一構成要素
を示−す。第８図（ａ）においてＱ７はＮＰＮトランジ
スタ、Ｍｍ２　、　Ｍ＋＋３はＮＭＯＳトランジスタ、
Ｍｇ２　ｒ　Ｍｇ２　＊　Ｍ、４　　はＰＭＯ８トラン
ジスタ、Ｒ５、Ｒ６は抵抗、Ｄａ　、　Ｄｓ　＋　Ｄｔ
ｏけダイオードである。第８図（ｂ）に第８図（ａ）の
回路の動作を示すタイムチャートを示すが、ＮＭＯＳト
ランジスタＭ１．２及びＰＭＯＳトランジスタＭ、２の
ゲートは共にセンスアンプ制御信号ＳＥＮで制御される
。即ち第８図（ｂ）のに）に示す如くセンスアンプ７が
休止しているクロックφの期間、制御信号ＳＥＮは”Ｈ
”ｌｃ’ｚすＮＭＯ５トランジスタＭａｚはオン、ＰＭ
ＯＳトランジスタＭ、２はオフになる。

ＰＭＯ８トランジスタＭ　ｐ　２がオフとなることはＮ
ＰＮトランジスタＱ３の負荷抵抗を閃にし、コレクタ゛
這流を遮断して省電力を図る。またＮＭＯＳトランジス
２Ｍａ１がオンすることによってＮＰＮトランジスタＱ
３の飽和を防止する。ＰＭＯＳトランジスタＭＰ４はＮ
ＰＮトランジスタＱ３のべ一スミ流供・活用である。Ｎ
ＰＮトランジスタＱ３のベース′直流は、列ａＹ１にメ
モリトランジスタＭがない時、該ＮＰＮトランジスタＱ
３を充分オンすると共に、過渡時においてもＮＰＮトラ
ンジスタＱ３を飽和させることのない程度に過大でない
必要がある。また、該ＮＰＮトランジスタＱ３のベース
電流は、列線ＹＩにメモリトランジスタＭがあり、かつ
それが選択された時、該メモリトランジスタＭに分流さ
せＮＰＮトランジスタＱ３をオフあるいはそれに近い状
態に捷でＮＰＮ　トランジスタＱ３のコレクタ電圧を大
にさせる程度に小さくなければならない。即ちＮＰＮＩ
−ランジスタＱ３のベース電流、負荷抵抗は、メモリト
ランジスタＭのオン抵抗と密接に関連付けて決めなけれ
ばならない。第８図の回路はこの目的を達成びせるため
のもので、まずＮＰＮトランジスタＱ３の負荷回路とベ
ースバイアス回路の構成素子を共にＰ　Ｍ　ＯＳ　　Ｍ
ｐｚ　、　Ｍｐ４にすることにより整合性を持たせ、調
造プロセスのバラツキの影響を受けにくくする。さらに
ベースバイアス回路のＰＭＯＳトランジスタＭ　ｐ　４
を定電流源とし、該電流源の電眞１直をメモリセルｔ　
＋ｇ成するメモリトランジスタＭのチャネルコンダクタ
ンスで決めるようＫする。

回路１２ばこのためのゲートバイアス回路である。

回路１２は、ＮＭＯ８トランジスタＮ１１３をメモリセ
ルを構成するメモリトランジスタＭと同一サイズにし、
ＮＭＯＳトランジスタＭ　ａ　３のゲート電圧をメモリ
マトリックスの行（Ｘ）線電圧に、またドレイン紅玉を
列（Ｙ）線電圧に略等しくして駆動したときのドレイン
電流から、ＰＭＯＳトランジスタＭ）３　、　Ｍｐ＜　
　で構成するカレントミラー回路により、Ｋなる比例定
数を持ってベースバイアス通流を決める。第１図の実施
例ではメモリセルを構成するメモリトランジスタＭのゲ
ートはエミッタフォロア回路で駆動されておりその行線
電圧ＶｘはＶ　ｘ　＝　Ｖｃｃ　　Ｖａｔである。また
ドレイン電圧Ｖｙは列線設定電圧Ｖ、でＶ　ｙ　＝　Ｖ
＋ｕｃである。

回路１２の内、抵抗Ｒ６、ダイオードＤｓ　、　ＤＩｏ
。

ＮＰＮトランジスタによる回路は行線電圧Ｖｘを、ダイ
オードＤ８、抵抗几、による回路は列線電圧Ｖｙを発生
する。ＰＭＯ８トランジスタＭ　Ｐ　！及びＭ、４はチ
ャネル幅を約２：１に選び、電流伝達比Ｋを約０．５に
設定している。本実施例によシ、プロセスバラツキに対
する設計余裕を最適に選ぶことができ、速度、消費電力
を犠牲にすることなく、かつ歩留りのよい半導体メモリ
を得ることができる。

第９図は本発明を適用した半導体メモリの他の実施例を
示す図で、第１図と同一符号を付したものは同一構成要
素である。第９図においてＧＲＯ〜Ｇ　Ｈａは上位アド
レスをデコードするＡＮＤゲート、Ｇ　Ｌ　Ｏ−Ｇ　Ｌ
ｍは下位アドレスをデコードするＡＮＤゲート、Ｇｏ０
〜Ｇ工は該上位及び下位アドレスデコード結果から１本
の行線を選択するためのＡＮＤゲート、Ｘ　ｏ　ｏ　”
”−Ｘ　ｗ＋ａは行側、Ｌｏ−Ｌ、、　　はラッチ回路
、ＧＭＯ〜ＧＭ＋ａはＡＮＤゲートである。第１図の実
施例においては各読出しサイクル毎にディスチャージ回
路４０Ｍ０ＳトランジスタＭｔの全てを駆動していた。

行線の数が多い場合、このための消ｆ（’Ｚ力を無視す
ることはできない。また駆動ゲー）Ｇ２の負荷が重くな
り動作速度も低下する。

本実施例はこの点を改良したもので、タイムチャートを
第１０図に示す。基本動作は下位アドレスのデコード用
ＡＮＤゲートＧＬＯ−ＧＬＩｌｌ　の出力で、行線をブ
ロック分割するブロック信号ＸＢＩ　（第１０図（ハ）
）を作９、これをラッチ回路Ｌ１でラッチしてブロック
ディスチャージ信号ＢＤＬ、（第１０図（ホ））に変換
する。このブロックディスチャージ信号ＢＤＬ＋　　（
第１０図（ホ））により、駆動された行線をイするブロ
ックに属するディスチャージ用ＭＯＳトランジスタＭ１
をディスチャージル１０８ドライブ信号ＢＤＩ　し第１
０図（ハ））により次の読出しサイクルの前半で駆動す
る。この結果、ディスチャージＭＯＳトランジスタｈｂ
の駆動数が少なくなり、低消費電力、高速化が図れる。

笛１１図は本発明の更に他の適用例を示す図で、第４図
及び第９図と同一符号を付したものは同一構成要素を示
す。第１１図の実施例が、第９図と異なる点は、デコー
ダの最終段ＡＮＤゲートＧｏ。

・〜Ｇ＋ｍ＋ｍの入力からクロック信号を除いたこと、
及びプリチャージ回路５０列ｍ電圧設定回路１０の、駆
動をＸデコーダ１１の出力で制ｄＬ、ａ択された列線の
みをプリチャージするようにしたことである。第１２図
に第１１図の回路の動作タイムチャートを示す。Ｘデコ
ーダ出力がクロックφとのＡＮＤをとられずに出力され
るため、ブロック信号ＸＢ＋（第１２図（ハ））、Ｘ緑
ドライブ信号ＷＬＩ（第１２図（ト））、がクロックφ
の期間中に現れる。

このため行線の、駆動が早まり、結果としてセンスアン
プ７の出力Ｄ　ｅ　＊　Ｌ　　の出力も早くなり、より
高速化が図ｔ′Ｌる。また列？ｆｊＡ　Ｙ　ｏ　−Ｙ−
のプリチャージをＸデコーダにより選択された列線にの
み行うため、例えばＸデコーダで１／８にデコードされ
るとすれば、列線のを主容量に対する充放電に要する電
力が更＋ｃ　１　／　８になり、第１図の実施例で約７
ｏｒｎｗであったものが、約９ｍＷに減少する。

第１３図は、第１１図の実施例のＸデコーダ１１及び列
線電圧設定口路１０の１実施例で、第１図、１ｊｃａ図
と同一符号を付したものは、同一構成要素を示す。第１
３図においてＩＯは第４図で示したとほぼ同一の列線電
圧設定回路で、第４図と異なる点はＮＭＯＳ　トランジ
スタＭ　ｍ　１のノースをＮＰＮトランジスタＱ４のベ
ースに接続したこと、ゲートがクロックφで制御される
ＮＭＯＳトランジスタＬ〜Ｌ４をＮＭＯＳトランジスタ
ＭＩ１１に並列に接続したこと、及びＮＭＯＳトランジ
スタＭ、ｔ、ＰＭＯ８トランジスタＭ　ｐ　ｓのゲート
をＸデコーダ１１の出力で制御し、かつＰＭＯＳトラン
ジスタＭｐｌのソースをクロックドライバ１３で駆動し
たことである。、はＹドライバ回路でＱ９はＮＰＮトラ
ンジスタ、Ｍ、６はＰＭＯＳトランジスタ、Ｍ　ａ７１
　ＭａＢはＮＭＯＳトランジスタである。

第、図は本発明の更に他の実施例で、第１図と同一符号
を付したものは同一構成要素を示す。

第、図が第１図と異なるところは、Ｘデコーダを形成す
るＮＡＮＤゲー）Ｇ’ｔの入力からクロック１ｇ号を除
いたこと、行線をドライブするＮＰＮトランジスタＱ＋
のベースをＸデコーダ出力からインバータＧ４を介して
駆動し、逆にＸ線ディスチャージ用ＭＯＳトランジスタ
Ｍｌ　をＸデコーダの出力で直接駆動するようにしたこ
と、及び第１１図に示した実施例と同様、列線のプリチ
ャージは、Ｘデコーダにより選択された線にのみ行うよ
うにしたことである。本実施例の動作タイムチャートを
第１５図に示す。第１５図において、前サイクルのデコ
ーダ出力Ｘ、（第１５図に））、現サイクルのデコーダ
出力Ｘｔ　　（第１５図（ハ））に対し、行線の電圧Ｗ
ｒ−ｘ　ＨＷｔ−ｒは、第１５図Ｇ→（へ）に示す如く
立上り、立下り共、対応して動作しており、クロックφ
で制御されているのはプリチャージ回路５の出力心土で
ある第１５図（ト）（イ）のみである。

個々の行線がデコーダ出力によシ独立に動作しており、
またプリチャージもＸデコーダ出力により制御されてい
るため、制速、低消費電力動作を実現することができる
。

第１６図は本発明によるセンスアンプ７及び列線電圧設
定回路１０の更に他の実施例を示す図である。第１６図
において第１図と同一符号を付したものは同一構成要素
を示す。第１６図においてＤＩＯ−ＤＩｌｌはダイオー
ド、ＱｔｏはＮＰＮトランジスタ、几１Ｇ　、　ＲＢは
抵抗である。センスアンプ７を植成するＮＰＮトランジ
スタＱｔｏはベース復電されており、ダイオードＩ）ｔ
ａ〜ｆ）ｔｇはベース電位を決まるバイアス回路である
。バイアス′亀圧はＶＣＣ４ＶＦさＶｃｃ　−４Ｖａｔ
である。列線設定賦圧Ｖアは更にＮＰＮトランジスタＱ
ｓｏのベース・エミッタ間電圧ｖｌ１ｇ分低く、結局Ｖ
　ｙ　＝　Ｖｃｃ　　５　Ｖｉ阿でＶｃｃ　ｆ　５　Ｖ
とすると略ｖ２＝１〜２ｖになる。

本回路においては列線寄生答ｔ　Ｃｐｙがこの列凍設定
電圧ｖ２に充電されるまで、充電電流は主としてＮＰＮ
トランジスタＱｔｏのエミッタから供給される。しかし
て該充電が完了するとエミッタ電流が零となり、１）ｅ
ａｔ　　は＠Ｈ”になる。次にＸＩが、ｉｄされてメモ
リトランジスタＭがオンすると、芽生ｇｔｃｐｒ及びＮ
ＰＮトランジスタＱ　ｔ　ｏのエミッタからＭＯＳトラ
ンジスタＭに対し電流が流入する。この結果抵抗几１０
に適圧降下が発生し、Ｄ、＠１　は′Ｌ”レベルになる
。すなわち本実施例による列線設定電圧Ｖ、も、センス
アンプ７のしきい電圧Ｖａｔと同じになっており、第１
図の実施例で説明したと同感度で列線の電位を検出する
。

従って列線設定電圧Ｖアは略センスアンプ７のしきい電
圧Ｖａｔに等しくなる。しかも、列線寄生容量ａｌｌＦ
への完成が完了するとメモリトランジスタＭがオンする
まで直流゛電流パスがないため直流電流は皆無になる。

従って消費−力は上記のどのセンスアンプより小さい極
めて優れた半導体メモリを得ることができる。なおダイ
オードＤ１ｏ”Ｄｔｚは寄生容ｆｔ　Ｃｐアへの充電時
のＮＰＮ　トランジスタＱｔｏの飽オロ防止用クランプ
ダイオードである。

第１７図は本発明の他の実施例を示す図で、第１図、第
１６図と同一符号は同一構成要素を示す。

第１７図に２いては、ＮＰＮトランジスタＱ１゜のベー
スは、第４図の実施例とほぼ同様の方法で、２　Ｖｉ＋
＝にバイアスされる。従って列線設定電圧ＶアはＶア：
ｖＢにとなり、第２図、第４図、第５図の実施例とほぼ
同電位になる。

第１８図は本発明の他の１実施例を示すセンスアンプ７
及び列線電圧設定回路１０の構成を示す図である。セン
スアンプ７は第１７図で示した実施例と同一構成であり
、また列線電圧設定回路１０は、第５図の実施例とほぼ
同様の構成である。

本実施例においては、ＮＰＮトランジスタＱｔｏのベー
ス電流はＮＰＮトランジスタＱ１３から供給され、抵抗
ｉ（＋　１３からは、ＮＰＮ　トランジスタＱｔ３０ベ
ース電流及びＮＰＮＦクンジスタＱｔｚのコレクタ及び
ベース電流を供給すればよく、比較的太インピーダンス
回路で、しかも小出力インピーダンスが得られると共に
、バイアス電圧を設定するに必要なダイオードＤｓ　、
Ｄｓを通して流れる電流の元である抵抗Ｒ１３の電流が
、該回路１０の負荷にあまり影響されないため、安定し
た出力電圧が得られる。

第１６図、第１７図、第１８図の実施例共、１個の列線
ル圧設定回路１０に対して複数のセンスアンプ７を接続
することが出来る。

第１９図は、上記第１６図、第１７図、第１８図の実施
例を適用した半導体メモリを示す１実施例で、第、図と
同一符号は同一構成要素を示す。

本実施例においては、クロックφでｔｌｊ（制御される
部分が皆無であり、完全スタティックのＲＯＭを得るこ
とが可能で、更に高速・低消費心力にすることができる
。

なお、本センスアンプ７は列線電圧設定回路１００１部
を形成しているが、列線の寄生容量に対する光電電流は
負荷抵抗Ｒ１ｏで規制され、しかもこの電流はメモリセ
ルのＭＯＳトランジスタＭのチャネルコンダクタンスに
依存するため無制限に大きくすることはできない。この
ために上記寄生容量の充電時間が長くなる場合は、第２
図、第４図、第５図の実施例で示したと同様の列線電圧
設定回路１０を併設してプリチャージ能力を強化するこ
とができる。ただしこの場合はダイナミック回路になる
。

尚、列線設定電圧は、バイポーラトランジスタのベース
・エミッタ間電圧Ｖｍｇの所定関数として説明したが、
〜１０Ｓトランジスタのしきい値電圧Ｖ　、ｈの所定関
数でも良く、半導体スイッチ素子を導通させるために必
要な、制一端子に印加する最小限の電圧である。一般の
半導体スイッチ固有の活性化心土の関数で疋められるも
のであれば良い。

〔発明の効果〕

本発明によれば、簡速、低消費電力の半導体メモリを得
ることができる。

【図面の簡単な説明】

第１図は本発明の１実施例を示す回路図、第２図は第１
図の列線電圧設定回路の構成を示す図、第３図は第１図
の回路のタイムチャートを示す図、第４図、第５図は列
線電圧設定回路の他の実施例を示す図、第６図、第７図
、第８図はセンスアンプの１笑厖例を示す図、第９図、
第１０図、第１１図、第１２図は他の実施例を示すメモ
リ構成図とタイムチャート、第１３図は第１１図のメモ
リの１部の実施例を示す図、第、図、第１５図は他の実
ｈｍ例を示すメモリ燵戎図とタイムチャート、第１６図
、第１７図、第１８図は本発明のセンスアンプ及び列線
電圧設定回路の他の実施例を示す図、第１９図はこれら
を適用したメモリの１実施例を示す図である。１・・・丈デコーダ、２・・・Ｘドライバー、３・・・
メモリセルマトリックス、５・・・プリチャージ回路、
７・・・センスアンプ、１０・・・列線電圧設定回路。

Claims

【特許請求の範囲】１、複数の行線と、該行線に接続され、行線を選択する
ことにより駆動されるメモリセルと、該メモリセルに列
線を介して接続されるセンスアンプと、上記列線に所定
の電圧を設定する列線電圧設定回路とを具備するものに
おいて、上記列線電圧設定回路を構成する半導体スイッ
チ素子固有の活性化電圧の関数で定められる上記所定の
電圧と、上記センスアンプのしきい電圧とが略等しいこ
とを特徴とする半導体メモリ。２、特許請求の範囲第１項に於いて、上記センスアンプ
のしきい電圧は、上記センスアンプを構成する半導体ス
イッチ素子固有の活性化電圧の関数で定められることを
特徴とする半導体メモリ。３、特許請求の範囲第１項または第２項に於いて、上記
半導体スイッチはバイポーラトランジスタであることを
特徴とする半導体メモリ。４、特許請求の範囲第１項または第２項に於いて、上記
半導体スイッチ固有の活性化電圧は、バイポーラトラン
ジスタのベース・エミッタ間電圧Ｖ＿Ｂ＿Ｅであること
を特徴とする半導体メモリ。５、特許請求の範囲第１項に於いて、上記所定の電圧は
、バイポーラトランジスタのベース・エミッタ間電圧Ｖ
＿Ｂ＿Ｅであることを特徴とする半導体メモリ。６、特許請求の範囲第１項または第２項に於いて、上記
半導体スイッチ固有の活性化電圧は、ＭＯＳトランジス
タのしきい値電圧Ｖ＿ｔ＿ｈであることを特徴とする半
導体メモリ。７、特許請求の範囲第１項に於いて、上記メモリセルは
、ＭＯＳトランジスタで構成されることを特徴とする半
導体メモリ。８、特許請求の範囲第１項に於いて、上記列線電圧設定
回路は、コレクタを一方の電源に、エミッタを上記列線
に接続したバイポーラトランジスタ、該バイポーラトラ
ンジスタのベースと上記電源との間に接続されるスイッ
チング素子またはインピーダンス素子、ベース電位を略
ベース、エミッタ間電圧の整数倍に設定するベースバイ
アス回路を具備することを特徴とする半導体メモリ。９、特許請求の範囲第１項に於いて、上記センスアンプ
は、コレクタを負荷素子を介して一方の電源に接続され
、かつ該電源とベースとの間にインピーダンス素子及び
ダイオードの直列回路が挿入され、該インピーダンス素
子とダイオードとの接続点と前記コレクタとの間にダイ
オードが接続され、エミッタが他方の電源に接続された
バイポーラトランジスタを具備し、該バイポーラトラン
ジスタのベースを入力端子にしたことを特徴とする半導
体メモリ。１０、特許請求の範囲第９項において、上記インピーダ
ンス素子は一方導電形のＭＯＳトランジスタであり、該
ＭＯＳトランジスタのゲートは、該ＭＯＳトランジスタ
の電流を上記メモリセルを構成するＭＯＳトランジスタ
の電流と相関関係を持つて制御する出力電圧を有する第
１のゲートバイアス回路に接続されたことを特徴とする
半導体メモリ。１１、特許請求の範囲第１０項において、上記ゲートバ
イアス回路は、上記メモリセルを構成する一方導電形の
ＭＯＳトランジスタと同一サイズかつ同一導電形の第１
のＭＯＳトランジスタ、該第１のＭＯＳトランジスタの
ドレインに上記列線設定電圧と略同電圧を印加するドレ
インバイアス回路、上記行線に印加される電圧と略同電
圧を前記第１のＭＯＳトランジスタのゲートに印加する
第２のゲートバイアス回路、前記第１のＭＯＳトランジ
スタのドレイン電流が流れる如く接続され、かつゲート
とドレインを接続された第２の導電形を有する第２のＭ
ＯＳトランジスタを含み、該第２のＭＯＳトランジスタ
のドレインを出力端子とすることを特徴とする半導体メ
モリ。１２、特許請求の範囲第１項において、上記センスアン
プは、コレクタを負荷素子を介して一方の電源に接続さ
れ、ベースをバイポーラトランジスタのベース・エミッ
タ間電圧Ｖ＿Ｂ＿Ｅの整数倍の電位にバイアスするベー
スバイアス回路に接続され、エミッタを入力端子にした
ことを特徴とする半導体メモリ。１３、特許請求の範囲第１２項において、センスアンプ
は、上記列線電圧設定回路を兼ねることを特徴とする半
導体メモリ。