JPS618915A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS618915A JPS618915A JP12980584A JP12980584A JPS618915A JP S618915 A JPS618915 A JP S618915A JP 12980584 A JP12980584 A JP 12980584A JP 12980584 A JP12980584 A JP 12980584A JP S618915 A JPS618915 A JP S618915A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、バイポーラ集積回路の様に、エピタキシャル
層を用いる半導体集積回路の製造方法に関するもので、
特にＰＮｉＮｉ合金量くおさえつつ十分な素子間分離お
よび基板電位の取り出しをする集積回路に関するもので
ある。
層を用いる半導体集積回路の製造方法に関するもので、
特にＰＮｉＮｉ合金量くおさえつつ十分な素子間分離お
よび基板電位の取り出しをする集積回路に関するもので
ある。
従来例の構成とその問題点
バイポーラ集積、回路をはじめとして、低欠陥。
不純物濃度の精度の良い制御素子間分離等を目的として
エピタキシャル層を用いる場合が多い。この場合には、
基板電位を取り出すためや埋込層の分離のために、基板
と同じ不純物を拡散する必要がある。基板電位を取り出
すためには、エピタキシャル成長前に拡散した部分とエ
ピタキシャル成長後に拡散した部分とを接触させる必要
があるが、エピタキシャル成長後の拡散は、半導体素子
の微細化に伴いトランジスタ部分を薄く形成する必要が
あり、高温、長時間の拡散はできない。従って。
エピタキシャル層を用いる場合が多い。この場合には、
基板電位を取り出すためや埋込層の分離のために、基板
と同じ不純物を拡散する必要がある。基板電位を取り出
すためには、エピタキシャル成長前に拡散した部分とエ
ピタキシャル成長後に拡散した部分とを接触させる必要
があるが、エピタキシャル成長後の拡散は、半導体素子
の微細化に伴いトランジスタ部分を薄く形成する必要が
あり、高温、長時間の拡散はできない。従って。
エピタキシャル成長前の拡散部分が、効率良くエピタキ
シャル層の上部まで持ち上がる必要がある。
シャル層の上部まで持ち上がる必要がある。
不純物濃度を高くすれば持ち上る量も多くはなるが、Ｐ
Ｎ接合容量が増加しトランジスタの高速化が防げられて
しまう。
Ｎ接合容量が増加しトランジスタの高速化が防げられて
しまう。
以下従来例をバイポーラトランジスタの場合を例に図を
用いて説明する。第１図ａではＰ型基板１１にＮ型の不
純物層１３が形成されている。酸化膜１４をマスクにし
てイオン注入によりホウ素を注入している。第１図すで
は熱処理後、酸化膜１４を全面除去しエピタキシャル成
長させた状態を示しておシ、Ｎ層１３にはさまれて２層
１６もエビクキシャ用層境界面１６０両側に拡がってい
る。このＰ拡散層の深さ方向の不純物プロファイルを第
２図に示す。持ち上り量を増加させるためには、イオン
注入量を増加させればよいがＰ層全体の濃度が上昇し隣
シあったＮ層との接合容量が増加するためのトランジス
タの高速動作の妨げとなってしまう。
用いて説明する。第１図ａではＰ型基板１１にＮ型の不
純物層１３が形成されている。酸化膜１４をマスクにし
てイオン注入によりホウ素を注入している。第１図すで
は熱処理後、酸化膜１４を全面除去しエピタキシャル成
長させた状態を示しておシ、Ｎ層１３にはさまれて２層
１６もエビクキシャ用層境界面１６０両側に拡がってい
る。このＰ拡散層の深さ方向の不純物プロファイルを第
２図に示す。持ち上り量を増加させるためには、イオン
注入量を増加させればよいがＰ層全体の濃度が上昇し隣
シあったＮ層との接合容量が増加するためのトランジス
タの高速動作の妨げとなってしまう。
発明の目的
本発明は、以上の様な問題に対してなされたもので、Ｐ
Ｎ接合容量を増加させずに拡散層の持ち上υ量を増大さ
せる事を目的とする。
Ｎ接合容量を増加させずに拡散層の持ち上υ量を増大さ
せる事を目的とする。
発明の構成
本発明では、−たん不純物を注入し熱処理した後２回目
の不純物注入を行う事によシ基板表面のｌ
不純物濃度のみを上昇させる事を特徴とする。
の不純物注入を行う事によシ基板表面のｌ
不純物濃度のみを上昇させる事を特徴とする。
すなわち第３図に示す様に本発明では基板表面付近にす
るどいピークが形成されており、第４図。
るどいピークが形成されており、第４図。
第６図に示す様にエピタキシャル成長後トランジスタ形
成後においても持ち上り量は大きくなっているものの全
体の不純物濃度が低くおさえられている事がわかる。持
ち上り量を同一にして従来方法と比較すれば接合容量は
３〜６分の１である。
成後においても持ち上り量は大きくなっているものの全
体の不純物濃度が低くおさえられている事がわかる。持
ち上り量を同一にして従来方法と比較すれば接合容量は
３〜６分の１である。
実施例の説明
本発明は、エピタキシャル層を用いる半導体素子の製造
方法を提供するものであるから、バイポーラトランジス
タおよびＭＯＳ）ランジスタ、あるいはＰ基板、Ｎ基板
に限定されるものではない。
方法を提供するものであるから、バイポーラトランジス
タおよびＭＯＳ）ランジスタ、あるいはＰ基板、Ｎ基板
に限定されるものではない。
ここでは、Ｐ基板を用いるＮＰＮバイポーラトランジス
タの場合の実施例を図を用いて説明する。
タの場合の実施例を図を用いて説明する。
第６図ａにおいて、Ｐ型半導体基板６１上に、拡散マス
クとして錯化膜６２のパターンが形成されている。イオ
ン注入あるいは不純物を含んだ酸化膜からの拡散により
ヒ素あるいはリンを導入して、Ｎ＋埋込層６３を形成す
る。このＮ埋込層はコレ□うお。あ。１．□、９．ライ
、ゆ。４ケ シ璧 埋積させたのち、先のＮ＋埋込層の反転パターンを用い
てパターン形成する。Ｓｔ衣表面薄く保護酸化膜を形成
した後ホウ素のイオン注入を行う。
クとして錯化膜６２のパターンが形成されている。イオ
ン注入あるいは不純物を含んだ酸化膜からの拡散により
ヒ素あるいはリンを導入して、Ｎ＋埋込層６３を形成す
る。このＮ埋込層はコレ□うお。あ。１．□、９．ライ
、ゆ。４ケ シ璧 埋積させたのち、先のＮ＋埋込層の反転パターンを用い
てパターン形成する。Ｓｔ衣表面薄く保護酸化膜を形成
した後ホウ素のイオン注入を行う。
加速電圧は、４０〜２００Ｋｅｖ、注入量は０．２Ｘ１
０１３ｔｙｎ−２〜５×１０１３ｍ−２である。引き続
き１０ｏＯ〜１１ｏＯ°Ｃ，３０分〜１８ｏ分の熱処理
を行いホウ素を拡散、させる。さらに２回目のポウ素ノ
イオン注入ｆ Ｏ，２ｘ １０１３ｃｍ ” 〜１０
Ｘ １０１３ｃｍ 〜１０Ｘ１０ ｃｍ 、１０〜
１００ＫｅＶで行う。この後必要であれば８００〜９ｏ
○°Ｃの熱処理を行う。
０１３ｔｙｎ−２〜５×１０１３ｍ−２である。引き続
き１０ｏＯ〜１１ｏＯ°Ｃ，３０分〜１８ｏ分の熱処理
を行いホウ素を拡散、させる。さらに２回目のポウ素ノ
イオン注入ｆ Ｏ，２ｘ １０１３ｃｍ ” 〜１０
Ｘ １０１３ｃｍ 〜１０Ｘ１０ ｃｍ 、１０〜
１００ＫｅＶで行う。この後必要であれば８００〜９ｏ
○°Ｃの熱処理を行う。
第６図Ｃに示す様に、埋込層形成の後、全面で酸化膜を
除去し、エピタキシャル成長を行うとエピタキシャル層
界面６６の両側にＮ＋拡散層６６と１拡散層６５が形成
される。エピタキシャル層６７はＮ型である。
除去し、エピタキシャル成長を行うとエピタキシャル層
界面６６の両側にＮ＋拡散層６６と１拡散層６５が形成
される。エピタキシャル層６７はＮ型である。
以下、トランジスタのベース曖エミッタヲ形成する。
本発明の特徴は、基板と同じ型の埋込層の不純物プロフ
ァイルを、２段階のイオン注入と熱処理で形成して、基
板表面の不純物濃度を高くする事にあるので、例えば、
第７図に示す様な複数の不純物濃度のピーク値を持つプ
ロファイルにする事もできる。第７図では、熱処理をで
きるだけ省き、イオン注入によってｒｐの値を変える事
によってＮ＋埋込層の分離に用いる深い部分と、埋込層
の持ち上シに寄与する浅い部分とを形成しているわけで
ある。
ァイルを、２段階のイオン注入と熱処理で形成して、基
板表面の不純物濃度を高くする事にあるので、例えば、
第７図に示す様な複数の不純物濃度のピーク値を持つプ
ロファイルにする事もできる。第７図では、熱処理をで
きるだけ省き、イオン注入によってｒｐの値を変える事
によってＮ＋埋込層の分離に用いる深い部分と、埋込層
の持ち上シに寄与する浅い部分とを形成しているわけで
ある。
本発明は、エピタキシャル層を形成するすべての半導体
素子に適用できるのはもちろんである。
素子に適用できるのはもちろんである。
発明の詳細
な説明した様に、本発明の方法では、ＰＮ接合容量を低
くしたままで、埋込層の持ち上りを増大できるので基板
の電位を容易に取り出す事ができる。
くしたままで、埋込層の持ち上りを増大できるので基板
の電位を容易に取り出す事ができる。
第１図体） 、 （ｂ）は従来のエビタキシャル工程説
明図、第２図〜第６図は本発明の詳細な説明するための
図、第６図（ａ）〜（ｃ）は本発明の一実施例工程の説
明図、第７図は本発明の補足説明図である０６１・・・
・・・Ｐ型半導体基板、６３・・・・・・虻埋込層、６
５・・・・・・Ｐ 拡散層、６７・・印・エピタキシャ
ル層。 第１図 ｃｏ−） Ｂ” （ｎ鍵罫卸 ｌｏｇ ・ア 区 （１ｎＡ＠＠−に−）ｈＴ 区 区 煉。 ｊ （硅曇奪虫μ
θｒ区 翻ｐ 第６図 χ２
明図、第２図〜第６図は本発明の詳細な説明するための
図、第６図（ａ）〜（ｃ）は本発明の一実施例工程の説
明図、第７図は本発明の補足説明図である０６１・・・
・・・Ｐ型半導体基板、６３・・・・・・虻埋込層、６
５・・・・・・Ｐ 拡散層、６７・・印・エピタキシャ
ル層。 第１図 ｃｏ−） Ｂ” （ｎ鍵罫卸 ｌｏｇ ・ア 区 （１ｎＡ＠＠−に−）ｈＴ 区 区 煉。 ｊ （硅曇奪虫μ
θｒ区 翻ｐ 第６図 χ２
Claims (2)
- （１）エピタキシャル成長させる半導体装置の製造に際
し、エピタキシャル成長前の基板と同型の不純物を拡散
させる工程が、２回のイオン注入とそれに引き続く熱処
理とによって成る半導体装置の製造方法。 - （２）基板がＰ型で不純物がホウ素である事を特徴とす
る特許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12980584A JPS618915A (ja) | 1984-06-22 | 1984-06-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12980584A JPS618915A (ja) | 1984-06-22 | 1984-06-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS618915A true JPS618915A (ja) | 1986-01-16 |
Family
ID=15018656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12980584A Pending JPS618915A (ja) | 1984-06-22 | 1984-06-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS618915A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108807155A (zh) * | 2017-04-28 | 2018-11-13 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置及其制造方法 |
-
1984
- 1984-06-22 JP JP12980584A patent/JPS618915A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108807155A (zh) * | 2017-04-28 | 2018-11-13 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置及其制造方法 |
| CN108807155B (zh) * | 2017-04-28 | 2020-10-30 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置及其制造方法 |
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