JPH1027763A - 半導体接合の製造方法 - Google Patents

半導体接合の製造方法

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Publication number
JPH1027763A
JPH1027763A JP17901696A JP17901696A JPH1027763A JP H1027763 A JPH1027763 A JP H1027763A JP 17901696 A JP17901696 A JP 17901696A JP 17901696 A JP17901696 A JP 17901696A JP H1027763 A JPH1027763 A JP H1027763A
Authority
JP
Japan
Prior art keywords
layer
oxide film
epitaxial layer
thick
thin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP17901696A
Other languages
English (en)
Inventor
Nobuyuki Hamamatsu
伸到 浜松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yokogawa Electric Corp
Original Assignee
Yokogawa Electric Corp
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Filing date
Publication date
Application filed by Yokogawa Electric Corp filed Critical Yokogawa Electric Corp
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Publication of JPH1027763A publication Critical patent/JPH1027763A/ja
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Abstract

(57)【要約】 【課題】 高耐圧MOS FET等の厚薄二つのpn接
合を同時に形成することにより生産工程の削減を実現す
る。 【解決手段】 シリコン基板の上に設けたエピタキシャ
ル層の自由面にイオン層を作る工程において、前記エピ
タキシャル層の自由面を覆う酸化膜の薄い部分及び厚い
部分の上から同一注入条件で同時にイオン注入を行う工
程と、続いてアニールを行う工程を設けて、前記エピタ
キシャル層内の前記薄い部分に対向する位置に深いイオ
ン層の接合を、前記厚い部分に対向する位置に浅いイオ
ン層の接合を同時に形成することを特徴とする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体層の表面に
厚い酸化膜と薄い酸化膜が混在する場合にも、イオン注
入と続いてアニールを行うことにより薄いpn接合と厚
いpn接合を同時に形成する方法に関するものである。
【0002】
【従来の技術】例えば、1μm程度の厚い酸化膜と0.
1μm程度の薄い酸化膜が混在している場合に、厚い酸
化膜の下に薄いpn接合を、薄い酸化膜の下に厚いpn
接合を形成する必要が生じた際には、従来は二つのpn
接合を別々に形成しなければならなかった。
【0003】
【発明が解決しようとする課題】本発明の目的は、前記
のような厚薄二つのpn接合を同時に形成することによ
り生産工程の削減を実現することにある。
【0004】
【課題を解決するための手段】本発明は、シリコン基板
の上に設けたエピタキシャル層の自由面にイオン層を作
る工程において、前記エピタキシャル層の自由面を覆う
酸化膜の厚さを予め所定の薄い部分及び厚い部分に仕上
げその上から同一注入条件で同時にイオン注入を行う工
程と、続いてアニールを行う工程を加えて、前記エピタ
キシャル層内の前記酸化膜の薄い部分に対向する位置に
深いイオン層の接合を、前記酸化膜の厚い部分に対向す
る位置に浅いイオン層の接合を同時に形成することを特
徴とする。
【0005】
【発明の実施の形態】以下図面を用いて、本発明の半導
体接合の製造方法を説明する。図1は本発明の製造方法
により製作した横型高耐圧MOS FETの一例を示す
断面図である。1は、p型シリコン基板である。2は、
n型エピタキシャル層である。3は、エピタキシャル層
2の中に形成されたn+ドレイン層である。4は、エピ
タキシャル層2の中に形成されたn+ソース層である。
5は、ソース電極の下にn+ソース層を囲む形で形成さ
れた厚いp−BASE層である。6は、ドレーン層3と
p−BASE層5の間に形成された薄いp層である。7
aは、厚い酸化膜である。7bは、ソース層とp−BA
SE層の一部を覆う薄い酸化膜である。8は、ドレイン
層と接続されたドレイン電極である。9は、ゲート電極
である。10は、ソース層と接続されたソース電極であ
る。図2はボロンイオンの注入とアニールの工程を説明
する図である。本図に基づいてイオンの注入とアニール
の行程を説明する。11は、レジストである。ボロンイ
オンの照射を遮断する部分に堆積させる。12は、厚い
酸化膜を通してボロンイオンを浅く注入したp層であ
る。13は、薄い酸化膜を通してボロンイオンを深く注
入したp層である。尚、図1〜図2に使用した符号は共
通である。
【0006】処理行程 図2(a)はボロンイオンの注入を説明する図である。
p型シリコン基板1の上にn+エピタキシャル層2を、
その上に所定の厚さの厚い酸化膜7a及び薄い酸化膜7
b部分を熱酸化の方法等により作る。ボロンイオンを注
入をしない部分はマスキングをしレジスト11を塗布し
てイオンの注入を遮断する。次にイオンを注入する。図
2(b)は、厚さの薄い酸化膜7bの下にはより多くの
イオンが、厚い酸化膜7aの下にはより少ない注入され
たことを示す図である。次に、ボロンイオンの注入に先
立って酸化膜作成したレジスト11部分を剥離する。次
いでアニールを行う。図2cは、アニール後に図1に示
した所定のイオン層5及び6が形成されたことを示す。
尚ドレイン電極8及びソース電極10の取り付けに先立
ってその部分の酸化膜は他の工程で取り除いておく。
【0007】次に、ボロンイオンの注入及びこのイオン
層を拡散させるためのアニールの条件と形成した拡散層
の一例を記載する。 1)厚い酸化膜(7a)越しにイオン注入する場合、 2)薄い酸化膜(7b)越しにイオン注入する場合、 酸化膜の厚さ 0.1μm 注入条件 1)の条件と同じ アニール温度 1)の条件と同じ 表面濃度 3.1×1017/cm3 n層接合迄の深さ 2.9μm
【0008】上記の工程によりイオン注入して得られた
注入層の深さと濃度の関係の一例は次の図に示す通りで
ある。図3は、厚い酸化膜(7a)越しに浅くイオン注
入した場合の特性図を示す。注入イオンのエネルギーが
厚い酸化膜で吸収されエピタキシャル層の中に薄いp型
層ができることを示している。n型エピタキシャル層迄
の距離(厚さ)が1.4μmで表面濃度は3.2×10
16/cm3であることを示している。図4は、薄い酸化
膜(7b)越しに深くイオン注入した場合の特性図を示
す。注入イオンのエネルギーが薄い酸化膜で吸収されエ
ピタキシャル層の中に厚いp層ができることを示してい
る。n型エピタキシャル層迄の距離(厚さ)が2.9μ
mでp層の表面濃度は3.1×1017/cm3であるこ
とを示している。。注入イオンは薄い酸化膜での吸収は
少なくエピタキシャル層の中に厚く深い接合ができるこ
とを示している。
【0009】
【発明の効果】本発明によれば、従来別々の工程で形成
していた厚薄二つの接合層を本願の方法により一工程で
終了できるので工程の削減効果は大きい。
【図面の簡単な説明】
【図1】本発明の製造方法による例を示すMOS FE
Tの断面図である。
【図2】ボロンイオンの注入とアニールの工程を説明す
る図である。
【図3】厚い酸化膜(7a)越しに浅くイオン注入した
場合の特性図を示す。
【図4】薄い酸化膜(7b)越しに深くイオン注入した
場合の特性図を示す。
【符号の説明】
1 p型シリコン基板 2 n型エピタキシャル層 3 n+ドレイン層 4 n+ソース層 5 深いp−BASE層 6 浅いp層 7a 厚い酸化膜 7b 薄い酸化膜 8 ドレイン電極 9 ゲート電極 10 ソース電極 11 レジスト 12 厚い酸化膜を通してボロンイオンを薄く注入され
た層 13 薄い酸化膜を通してボロンイオンを厚く注入され
た層

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】シリコン基板の上に設けたエピタキシャル
    層の自由面にイオン層を作る工程において、前記エピタ
    キシャル層の自由面を覆う酸化膜の厚さを予め所定の薄
    い部分及び厚い部分に仕上げその上から同一注入条件で
    同時にイオン注入を行う工程と、続いてアニールを行う
    工程を加えて、前記エピタキシャル層内の前記酸化膜の
    薄い部分に対向する位置に深いイオン層の接合を、前記
    酸化膜の厚い部分に対向する位置に浅いイオン層の接合
    を同時に形成することを特徴とする半導体接合の製造方
    法。
JP17901696A 1996-07-09 1996-07-09 半導体接合の製造方法 Pending JPH1027763A (ja)

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JP17901696A JPH1027763A (ja) 1996-07-09 1996-07-09 半導体接合の製造方法

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JPH1027763A true JPH1027763A (ja) 1998-01-27

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JP17901696A Pending JPH1027763A (ja) 1996-07-09 1996-07-09 半導体接合の製造方法

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JP (1) JPH1027763A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100392833C (zh) * 2004-06-15 2008-06-04 华南师范大学 半导体外延片自动焊接装置及其焊接方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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