JPS6180194A

JPS6180194A - 画像メモリの制御回路

Info

Publication number: JPS6180194A
Application number: JP59202706A
Authority: JP
Inventors: 高島　重一
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-09-27
Filing date: 1984-09-27
Publication date: 1986-04-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明ｉ１″１′、ラスメースキャン方式のカラーグ
ラフィック表示装置等にｆ更用されるｉｔ！ｉｔ　ｆ象
メモ亭 υ制御回路に関する。

〔発明の技術的背景とその問題点〕

近年、を話回線やテレビジョン電波を伝送媒体として文
字や図形をカラーディスプレイ上に表示して各陣情報サ
ービスを提供するテレテキストやビデオテックスが各国
で開発されている。

この中で、カナダ、ＵＳＡで標準化芒れている表示レベ
ルプロトコルとしてＮＡＰＬＰＳ（Ｎｏｒｔｈ　Ａｍｅ
ｒｉｃａｎ、　ｐｒｅｓｅｎｔａ目ｏｎＬｅｖｅｌ　　
ｐｒｏｔｏｃｏｌ　　３ｙｎｔａｘ　）　　がある。こ
の方式では１表示図形を点、直線５円弧等の基本図形要
素に分解し、それぞれを符号化して座標データとともに
送信するようになっている（一般に、アル７アーソオメ
トリツク方式と呼ばれる）。

符号には基本図形要素符号の他に１図形要素の描画色、
線種、塗りつぶしパターン等の指定を行う属性制画符号
があり、四−図形要素でも表示上で変化させる機能をも
たせている。

表示％ｈでは、こｔら符号を一般にマイクロ′プロセッ
サ（以下、ＭＰＵ）でデコードし、その図形少素に応じ
た描画アルゴリズムにより描画座標値（Ｘ、Ｙ）を算出
しつつ、その座標値に対応する１ＩＩｊＪ　像メモリ番
地に着色ブータラ書き込む動作を繰り返す。

画１象表示時にあっては、カラーディスプレイのラスタ
ースキャンの垂直同期信号に同期して水平、４＋ルス全
カウントする垂直方向アドレスカウンタ及び水平同期信
号に同期して表示クロックをカウントする水平方向アド
レスカワツタの出力をアドレスとして、上記画像メモリ
より順次蓄積ブータラ読み出す。そして、このデータを
Ｒ，Ｇ、Ｂ１ｍ号に変換してカラーディスプレイに与え
１図形表示を行うようになっている。

ところで、上記り性制佃符号による処理機能の１つとし
て、論理画素処理機能というものがある。この論理画素
処理機能は、送信側より受ｆｇ側にデータを送るに際し
て、ある描画座標を基点（以下、この基点のことを描画
点と称する〕とする垂直及び水平力−向σ幅（ｄＹ、ｄ
Ｘ）（ｄＹ、ｄＸは物理画素の整数倍〕によって基本図
形要素の線の大きさを指定することにより。

データ伝送効率を向上させるようにしたものである。こ
の、論理画素処理機能においては、上記ｄＹ、ｄＸなる
量によって規定される画素領域は論理画素といわれ、こ
の論理画素内の複数の物理画素は全て同一描画色に塗り
つぶされる。

この論理画素処理機能においては、上記の如く、データ
伝送効率の向上が図られる反面、受信側にあっては、論
理画素内の各物理画素毎にデータ書き込みアドレス７ｉ
−算出する必袂があるので、ＭＰＵの負担が犬きくなる
とともに、データを受信してから、描画するまでの描画
速度が著しく低下する問題がある。

また、第８図は（Ｘｏ　＝　Ｙｏ　）を描画点とし、ｌ
　ｄＸｌ＝３．１ｄＹｌ＝３　　なるサイズをもつ４種
類の論理画素（八１）〜（Ａ４）ｉ示すものであるが、
描画に当っ工このような細塊画素が正常に描かれるのは
、−理画素全体で・ディスプレイ上の表示領域内に含ま
れる場合である。これに対し、第９図に示すように、論
理画素（ＡＪ）が表示領域１１の境界線１２からはみ出
す場合。

異常書き込みが起きる可能性がある。これを。

描画現像でみれば、境界線１２を越えた部分の全部また
は一部が越えた境界線１２とは反対の境界ｈｌＸ付近に
現われるわけである。これは。

論理画素が表示領域１１を越えるような場合、書き込み
アドレス全算出したＭＰＵがその書き込みアドレスを直
に画像メモリに供給していることに起因する。例えは、
下位８ビツトをアドレスとして与える場合、アドレスが
８ピツトを越えた場合（以下、オーバーフローと称する
）やアドレスが負になった場合（以下、アンダーフロー
と称する〕に発生する。

すなわち、オーバーフローが起こるとＭＰＵのアドレス
供給値はＩＩ　□　Ｈに戻り、逆にアンダーフローが起
こると、ＭＰＵのアドレス供給値は２ｎ−１になってし
まうので、結局、書き込みアドレスが越えた境界線とは
反対側の境界線付近の画素を指定することになり１七〇
■ム分に着色データが書き込まれてしまうわけである。

この問題を解決するために、ＭＰＵによりはみ出し部分
のクリッピング処理を行うことが考えられる。しかし、
この場合、ＭＰＵは。

α）描画点が表示領域内にあるか否かの確認。

シ）　論理画素の縁の部分が表示領域内にあるか否かの
確認。

０）　論理画素が境界線からはみ出す場合は、通常のデ
ータ書き込み処理とは別の例外処理（すなわち、表示領
域内にのみデータ書き込みを行う）を行う。

といった３つの処理を行り必要があり、グロダラムが複
雑になってＭＰＵの負担が増大するとともに、描画速度
の低下を招く。

〔発明の目的〕

この発明は上記の事情に対処すべくなされたもので、デ
ータ書き込みアドレスの発生やクリッピング処理を目動
的に行うことができ。

ＭＰＵの負担の軽減や描画速度の向上を図ることができ
る画像メモリの制領回路全提供することを目的とする。

〔発明の概要〕

この発明は、データ書き込みアドレス全発生するブリセ
ラタグルアラグダウンカウンタ手段を設け１画素ブロッ
ク内のデータ書き込みアドレスが水平方向（あるいは垂
直方向）にジグザグ状に更新されるように、上記カウン
タ手段を制佃し、このカウンタ手段からキャリー出力（
あるいはボロー出力）が得られたら、画像メモリに対す
るデータ書き込みパルスの供給を停止し、この後、ボロ
ー出力（あるいはキャリー出力）が得られたらデータ書
き込みノクルスの供給を再開するようにしたものでおる
。

〔発明の実施例〕

以下１図面を参照してこの発明の一実施例を詳細に説明
する。

なお、以下の説明では、この発明を次のような方式の表
示装置におけるｍ　敗メモリの制−に適用する場合を代
表として説明する。

（１）表示画面構成が第２図に示すように。

ＮＡＰＬＰＳの標準的なものである水平ドツト数２５６
．垂直ドツト数２００の構既となっておシ、各ドツト当
りのビット数が４である表示装置。

■）画像メモリへのデータ書き込みをメモリ蓄積データ
の表示期間以外の期間（垂直ブランキング期間）に限定
せず１表示期間にも−Ｂき込みを実行できる構成をとっ
ている表示装置。

鰺）について、これ′を原理的に説明すると、まず、表
示データを一度に複数ドツト分断１み出すことにより、
データ読み出し周期を画像メモリのサイクルタイムの２
倍以上に設定する。そして、各データ読み出し周期をデ
ータ読み出し期間とデータ書き込み期間に分割するわけ
である。

このようにすることにより、データ表示中ＶＣ７″−タ
書き込みを行っても１画面上にノイズを発生させずに済
み、かつブランキング期間におけるデータ書き込み方式
よりタイミング的に自由度の大きいデータ書き込みを実
現することができる。

第１図は一実施例の構成を示す回路図で１図中、２ノは
画像メモリである。まずこの画像メモリ２ノから着色デ
ータを読み出して表示する！ｌＩ＋、１作を説明する。

画像メモリ２ノは４つのＲＡＭ２１１〜２１４から成る
。画像メモリ２１を４つのＲＡＭ２１１〜２１４により
て構成するのは４ビツト分の着色データを一度に読み出
すためで、ある。

すなわち、先の第２図に示すように、各水平ライン上の
２５６のドツトは４つずっ６４のブロック（Ｂ１〕〜（
Ｂ６４）に分けられ、各ブロックの４つのドツトデータ
（Ｃ７）〜（Ｃ４〕はそれぞれＲＡＭ２Ｊ　Ｊ〜２１４
に格納爆れている。そして、読み出しパルス（Ｆｌ））
に従って各ブロックの４つのドツトデータ（Ｃ７）〜（
Ｃ２）が１度に読み出される。

各ＲＡＭ２１１〜２１４のデータ構成は表示ドツトのビ
ット構成に合わせて４ビツト／ワードとなっており、各
ドツトの４２のピットデータはそれぞれ１つずつ並列／
直列データ変換器２２〜２５に保持される。これら並列
／直列データ変換器２２〜２５に保持された４ビツト分
のデータは表示クロック〔Ｐ２〕に従って１ドツトずつ
読み出され、画像処理回路（図示せず〕にて、Ｒ，Ｇ、
Ｂ（ｌ；号に変換された後、ディスグレイに与えられる
。

２６は画像メモリ２１からデータを読み出すための読み
出しアドレスの発生部でちり、水平方向読み出しアドレ
スを発生するカウンタ２６１と、垂直方向読み出しアド
レスを発生するカウンタ２６２とから成る。

カウンタ２６１は表示クロック（Ｐ２〕をカウント用ク
ロックとする８段カウンタである。

水平ドツト数は２５６（２）なので、このカウンタ２６
１によシ水平方向の全てのドツトを指定できる。なお、
このカウンタ２６１は毎水平走査期間の水平表示領域開
始位肚の４表示クロック分ｎｉＪに図示しない同期（ｇ
号発生部によって発生される／やルヌ（ＸＳＴ）により
、リセットてれ１表示クロック毎に１ずつインクリメン
トされる。

カウンタ２６２は８段のプリセンタブルダクン力ツンタ
であり、水平同期パルスＣＨＤ　）　’＜カウント用ク
ロックとする。このカウンタ２６２は垂直方向の表示領
域開始ラインでカウント値が１９９（２進数で’１１０
００１１１”）Ｋ７’ｌＪセットテれ、水平同期パルス
（ＨＤ）毎に１ずつディクリメント壕れる。垂直方向Ｅ
ｉみ・出しアドレスをダウンカウンタにより発生するの
は。

ＮＡＰＬＰＳでの原点（０，０）が表示領域の左］端で
を）ることに合わせるためでおる。これにより、受（コ
された基本図形要素の座標データから算出てれる描画点
座標に対応するドツトのアドレスとカウンタ２６２から
出力されるアドレスか一致する。すなわち、後述するデ
ータ書き込み処理においては、描画点座標をその１ま。

書き込みアドレスとして使用できるわけである。

ここで、カウンタ２６）の８ビツトの出力は全てアドレ
スバス（ＡＢ、　）、、（ＡＢＩ　）　　詳細を後述す
るデータセレクメ２７を介して画像メモリ２１に与えら
れるが、カウンタ２６１に関しては、上位６ビツトだけ
が与えられる。これは、画像メモリ２１からデータを読
み出す際、上記の如く、４ビツト分を１Ｋに読み出すた
めであシ、このための読み出しノ（ルス（Ｐｌ）はカウ
ンタ２６１の下位２ビツトを使って作るようにし１いる
。

第３図は読み出しパルス（Ｐ））の発生タイミングを示
すもので、カウンタ２６１の下位２ピットＱ人、ＱＢｔ
ナンド回路２８に通すことにより、２ビツトともｗｌ”
のとき、データを読み出すようになっている。すなわち
、各データブロックＢｎの第４番目のドツトデータ（Ｃ
４）の表示期間に次のデータブロックＢ（ｎ＋１）の読
み出しを行うようになっ１いる。

次に画像メモリ２１に対する着色データの書き込み動作
を説明する。

第１図において、２９は書き込みアドレス発生部でる！
：Ｊｈ水平方向の書き込みアドレスを発生するための８
段のブリセラカウンタラグダウン力ワンタ２９１と、垂
直方向の書き込みアドレスを発生するための８段のグリ
セッタプルアノグダウンカウンタ２９２から成る。ここ
で。

カウンタ２９１は０〜２５５の２５６進のカウンタであ
ジ、カウンタ２９２はＯ〜１９９の２００進のカウンタ
である。

第４図はカウンタ２９１．２９２によるアドレス更新動
作を示すもので−（Ｘｏ　、Ｙｏ　）なる描画点に、ｄ
Ｘ＝３．ｄＹ＝＝３なる論理画素（ＡＪ）を書き込む場
合を代表として示す。カウンタ２９２は垂直方向の座標
データ（Ｙｏ　）をプリセット値として、アップダウン
動作を繰り返すことにより、描画点を含む垂直方向の３
つのアドレスを往復的に繰り返し更新する。この場合。

アドレス更新の折り返し点では、一旦、アドレス更新を
停止し、前のアドレス更新期間における最終アドレスか
ら再度更新全開始するようになっている。カウンタ２９
１は水平方向の座標データ（Ｘｏ）ｋグリセット値とし
′ｔ″１カウンタ２９２が垂直方向の３つのアドレスを
１回更新するたびに水平方向の３つのアドレスを描画点
から１つずつ順に更新する。その結果、アドレス更新の
形態は破線矢印で示すように、描画点（ｘ、　５Ｙｌ）
　）からジグザグ状に水平方向に徐ｑに進行するものと
なる。

着色データの書き込みは、データ読み出しとは異なり、
１ビツト分ずつ行われる。これは、図形描画では、ＭＰ
Ｕにより算出した描画点に対応するメモリ番地に対して
は、ＩＶＩＰＵが直接。

着色データを書き込むからである。但し、第１図をみる
と明らかなように、カウンタ２９２の８ピツトの出力は
すべてアドレスバス（ＡＢＩ）。

（ＡＢ＊）−データセレクタ２７を介して画像メモリ２
１に与えられるものの、カウンタ２９１に関しては、上
位６ピツトだけが与えられるようＰこなっており、４つ
のアドレスが同時に指定されるようになっている。しか
し、これは形式的にみたものにすぎず、実際は、カウン
タ２９１の下位２ピツト’ｔデータデコーダ３０によっ
てデコードして４つのＲＡＭ２　ｔ　ｔ〜２１４に選択
的に書き込みパルス（Ｐ３）を与えることにより、１ビ
ツト分ずつのアドレス指定がなされるようになっ又いる
。ここで、カウンタ２９１の下位２ビット＠ＱＢ、ＱＡ
“が”ｏｏ”のときは、ＲＡＭ２１１にドツトデータ（
ＣＪ）を書き込むだめの書き込みパルス（Ｐ３）が与え
られ、”ｏｔ”、”１０”、＠１１”のときには、それ
ぞれＲｋＭ２ｔ２〜２１４にドツトデータ（Ｃ２）〜（
Ｃ４）を書き込むための書き込みパルス（Ｐ３）が与え
られる。

ここで、第１図に戻り、データ書き込み動作を嘔らに詳
細に説明する。

回路ブロック３ノは書き込みモードを設定するブロック
であフ、Ｄフリッグフロップ回路３１１のクロック端子
にはパルス（Ｐｎ）（第５図（ｂ）参照）が与えられる
。このＤクリップフロッグ回路３１ノのＤ入力端子は常
にｌ′にｅ）＋ｊ定てれているので、そのＱ出力ｌ−Ｌ
第５図（Ｃ）に示すように、ノクルス（Ｐ４〕の立ち上
が９エツジで１１″になる。この７リツグフロツデ回路
３１１ｃＤＱ出力は／＃ルス（Ｐ、５　）Ｉｃよって、
ｒ−トが開かれる３ステートバツフア３２を介してデー
タバス（ＤＢ）に与えられるとともに、Ｄフリッグフロ
ッグ回路３１２のＤ入力端子に与えられる。このＤフリ
ップフロッグ回路３１２のタロツク入力端子には上記水
平方向読み出しアドレス発生用のカウンタ２６１の２段
目出力（ＱＢ）（第３図及び第５図（ａ）参照）がイン
バータ回路３３を介し１与えられる。したがって、Ｄフ
リッグフロッグ回路３１２のＱ出力は第５図（ｄ）Ｋ示
すように、カウンタ２６１の２段目出力（ＱＢ）の立ち
下がりエツジでｌ”になる。アンド回路３１３はＤフリ
ップフロッグ回路３１２のＱ出力がｔｌ　１　ｎになる
と、インバータ回路３３の出力を通し、ノ９ルス（Ｐ　
６　）−（第５図（ｅ）参照）を得る。このノタルス（
Ｐ６）はデータ書き込みの基本となるノ’？ルスで、　
この・母ルス〔Ｐ６〕の立ち下かりエツジのタイミングで、害き込みアドレスか１つずつ更新される
。

ＣＯ）　パルス（Ｐ６）はアンド回路３４の一方入力と
なる。このアンド回路”３４の他方の入力としては、Ｄ
フリッグフロッグ回路３５のＱ出力か与えられる。この
Ｄフリッグ７０ッグ回路３５は上記パルス（Ｐ４〕の立
ち下がジエッジのタイミングでグリセットされ、そのＱ
出力は第５　Ｖ　（８）に示すように、ノクルス（ｐ６
）Ｃ７）発生当初７１）ら＋１１”レベルにある。した
がって。

パルス（Ｐ６）はその発生当初からアンド回路３４を通
り、第５図（１）に示すパルス（Ｐ７）として出力でれ
る。

データセレクタｚｙｔ６ノｐルス（Ｐ７）がＩ′１”レ
ベルのときはデータ書き込みアドレスを選択し　ｕ　Ｏ
ルベルのときはデータ読み出しアドレスを選択する。し
たがって、先の第３（２）に示すように、４ビツト分の
データ表示期間（Ｔ）の０″ＩＪ半はデータ書き込み期
間（ＴＷ）とされ。

後半はデーター〇み出し期間（Ｔ’ｉ）とされる。

アンド回路３６はノ々ルス（Ｐ７〕とカラン′り２６１
の１段目出力（ＱＡ）の論理積を取り。

繰り返し周期が・９ルス（Ｐ７）と同じで、−？ルス幅
が半分のパルス（Ｐ８）（第３図参照）を発生し、デー
タデコーダ３０をアクティグにする。したがって、デー
タ書き込み期間（ＴＷ）にデータセレクタ２７を介して
与えられるｉｓキ込みアドレスによって選択される４ビ
ツト分のメモリ番地の１つが、データ８き込み期１１ｆ
］（Ｔｗ）の綬半に、カウンタ２９１の下位２ピツドの
デコード出力として与えられるＷき込みパルス（Ｐ３）
によって選択でれ、ｒ−夕の書き込みがなされる。例え
は、カウンタ２９１の下位２ビツト（ＱＢ、ＱＡ）が−
１００′Ｆであれは、盲き込みノぐルス（Ｐ３）はＲＡ
Ｍ２１１を選択し、ドツトデータ（Ｃ１）の書き込みが
行なわれる。

論理画素上のデータ書き込みのうちｈ′Ｗｉ画点Ｔ画点
−タｉｔ込みは、＠述のα口＜、ＭＰ［Ｊによってなさ
れる。すなわち、カウンタ２９）。

２９２はｋｉ　Ｐ　Ｕからは出力ポートとなっており。

ＭＰＵによってデータバス（ＤＢ）上に出力されている
描画点の座標データ（ＸＯ）　、（’Ｌ　）ｉそれぞれ
全加算器３７，３８１に介してカウンタ２９１．２９２
にプリセットされる。゛また。ラッテ回路Ｊ　９＋Ｍｐ
Ｕの出力ポートとなってお’）、　ＭＰＵ’ｌＣＬッテ
ｙ”　　／ハス（ＤＢ　）上Ｋｌｆｌ力芒れている盾色
データは図ボしないアドレスデコーダから出力されるラ
ンチ／パルス（Ｐ９）によってラッチ回路３９にラッチ
芒れている。

このラッチ回路３９にラッチされている着色データは３
ステートバツフア４０〜４３を介してＲＡＭ２ｉ　ｔへ
２１４に与えらＴしるようになっている。３ステートバ
ツフア４０〜４３にデータデコーダ３０から書き込みパ
ルス（Ｐ３）が与えられるようＶＣなっておｐ、簀き込
みパルス（Ｐ　３　）が”ｌ“レベルのと′＠、ハイイ
ンピーダンスからロフィンピーダンスとなり、対応する
ＲＡ’ｆｖｆ２ツノ〜２１４に漸色デーメ會与えるより
になっ１いる・したがって、座標データ（Ｘｏ　）　、（Ｙｏ　）がカ
ウンタ２９１，２９２にグリセットされ１着色データが
ラッチ回路３９にラッチされると、１番最初のパルス（
Ｆ’ｌの発生タイミングで。

具体的には、パルス（Ｐ６）の＠　１９ルベルの後半で
、描画点のメモリ番地に着色データが書き込まれる。こ
の後は、・臂ルス（Ｐ６）の立チ下がりエツジのタイミ
ングで書き込みアドレスが１つずつ更新され、ＭＰＵ１
Ｃｆｉ関係なく着色データが書き込まれる。

ここで、アドレス更新の制佃動作を説明すると、垂直方
向の書き込みアドレスを発生するカウンタ２９２はノ９
ルス（Ｐ６）をカウント用パルスとして、この・母ルス
（Ｐ６〕の立ち下がクエッソのタイミングで第５図Ｃｏ
）に示すようにカウント出力ＣＥＩ）を更新する。回路
ブロック４４は、カウンタ２９２が垂直方向のサイズ分
のアドレスを更新した否かを検出するものである。すな
わち、ラッチ回路４４ノｈＭＰｊＪからは出力ポートと
なっておＪ、ＭＰＵからデータバス（ＤＢ）土に出力さ
れている垂直方向のブィズデータが、図示しないアドレ
スデコーダから出力逼れるラッチパルス（ＰＩＯ）によ
っテラッテ芒れる。この場合、Ｖイズデータとしては。

実際のサイズデータ（ｄＹ）よりｌ少ないｄｙ（ｄｙ＝
ｄＹ−１＝２　）が設定される。

カウンタ４４２は負入力のオア回路４５を介して与えら
れるＤフリップフロッグ回路３１のＱ出力が″１ルベル
になると、リセットを解除され、第５図（ｆ）　ＩＣ示
すようにパルス（Ｐ６）の立ち下がりのタイミングでカ
ウントアツプし１いく。

コンパレータ４４３はカウンタ４４２のカウント出力（
Ｅ２）がラーツチ回路４４１にラッテされているデータ
（ｄｙ）に一致すると、第５図（ｇ）に示すように一致
パルス（Ｐｌ））を出力する。

この一致パルス（ｔ）ｌｚ）ｉｄ次のパルス（Ｐ６）の
立ち下がりのタイミングでカウンタ４４２がカウントア
ツプするので１０″に戻る。

回路ブロック４６は一致パルス（ＰＪＪ）の立ち下がり
のタイミングで、カウンタ２６ノの一＆目出力（ＱＡ）
のパルス幅’に４つパルス（ＰＪＪ）（第５図（ｈ）た
照）を出力する。この・臂ルスＣＰ１２）　　はオア回
路４５を介してカウンタ４４２をリセットするとともに
、インバータ４７にて反転され、水平方向の書き込みア
ドレスを発生するカウンタ２９１のカウント用クロック
として使われる。カウンタ２９ノはパルス（Ｐｌ２）　
　の立ち下がりタイミングで、第５図（ｐ）に示すよう
に、カウント出力ＣＥ３）ｋＸｏ　からＸｏ＋１　　に
更新する。

マタ１回路ブロック４６のインバータ回路４６ノはコン
パレータ４４３の一致パルス（ＰＪＪ）　　を反転して
ダート回路４８のｙ−トを閉じ、一致・ヤルス（Ｐｌ）
）　　か出力嘔れた直後のパルス（Ｐ６）によるカウン
タ２９２のカウント出力の更新を禁止する。これにより
、先の第４図で説明したように、アドレス更新の折り返
し点では、再度、最終アドレスＹ０＋２からアドレス更
新が開始されるようにする。なお、カウンタ２９２のア
ツプダウンの制御については後述する。

回路ブロック４９は、カウンタ２９ノが水平方向のブイ
ズ分のアドレスを更新したか否がを検出する。すなわち
、ラッチ回路４９１には、ラッチ回路４４ノと同様に、
ＭＰＵによってデータバス（ＤＢ）上に出力されている
水平方向のサイズデータｄｘ（ｄｘ＝ｄＸ−１＝２）　
　がラッチ・！ルス（ＰＪＪ）　　に従ってラッテされ
る。

カウンタ４９２はＤフリップフロッグ回路３１のＱ出力
によってカウンタ４４２と同じタイミングでリセットさ
れる。この後、カウンタ４９２は回路ブロック４６がら
のパルス（Ｐ７．？）の立ち下がりのタイミングで、ｌ
ずつ力クントアップしてゆく。

コンパレータ４９３ハカワンタ４９２のカウント出力（
Ｅ４）　（第５図（ｉ）参照〕がラッテ回路４９１のラ
ッテデータに一致すると、第５図（ｊ）ニ示す一致パル
ス（Ｐｌ４）　　を出力する。この一致パルス（Ｐｌ４
）　　は次のパルス（Ｐｌ２）ノ立チ下かりのタイミン
グでカウンタ４９２がカウントアツプして′３“になる
ので、１（）”に戻る。

これにより、論理画素の全てのメモリ番地に対する着色
データの省き込みが終了したことになる。

この後り回路ブロック、５０によって一致パルス（Ｐ７
４）　　の立ち下がりのり・１ミングで、第５１Ｙ＋　
（ｋ）に示すパルス（Ｐ７５）　　が出力でれる。この
パルス（Ｐｌ５）は負入力のノア回路５ノを介して上記
Ｄフリップフロッグ回路３１１．３１２に与えられ、こ
れらをリセットする。これにより、ノモルス（Ｐ６）の
発生がイタ・土切れる。こγＬによりデータ会き込み・
パルス（Ｐｌ）の発生か停止てれ、データ書き込みシ、
・作が終了する。なお、このとき、パルスＣＰ６）、Ｃ
Ｐｌ、、９）　の発生か名何ｔされるから、カウンタ；
！９１．２９２のアドレス更新ＬＱ作も停止する。

ここで、カウンタ２９２のアツプダウンの制仰を説明す
る。この制碗は、と（０２つに分けられる。

（１）　　先の第４図で説明したように、アドレスをジ
グザグ状に更新するためのアップダクンの制御。

（２）先の第８図に示すように、論理画素が描画点ｔｉ
点とするＸ−Ｙ平面上で第１．第２象限ｒＣあるか、第
３．第４象にあるかによる初期状態でのアップモード、
ダウンモード設定の制御。

である。■）については、カウンタ２９１も同様で、論
理画素が第１．第４象限にあるか、第２゜第３＆限にあ
るかによってこのカウンタのアップダクンモードが制御
される。

Ｑ）に関しては、カウンタ２９１．２９２のいずれも、
ラッチ回路４９１．４４１のラッテデータの最上位ビッ
トがモード判定に利用される。

すなわち、ラッチ回路４９１，４９２にラッチされてい
るサイズデータ（ｄｙ）、（ｄｘ）は９ビツト構成とな
っているが、そのうち、下位８ビツトはサイズの大きさ
く絶対値）を示し、最上位ビットは符号（正、負〕を示
す。この符号ビットには、正のときＩＴ　Ｏｊｊ、負の
とき１″がセット逼れる。

カウンタ２９ノに関しては、（２）に対応する制御たけ
でよいので、ラッチ回路４９ノの符号ビットをそのまま
、ダート回路５２に与え、ナンド回路５２１，５２２の
ｅ−）の開閉を制御している。すなわち、ラッチ回路４
９１の符号ビットが＠ｌ”のときはナンド回路５２ノが
ケ９−トを開き、ノクルス（ＰＩ３）　　をカウンタ２
９１のアップ端子に加え、これをカワントアノグ動作さ
せる。逆に、１０′のときは、ナンド回路５２２がｒ−
トを開き、カウンタ２９１にカウントダウン動作させる
。

カウンタ２９２に関しては、（１）と（２ンの２つの処
理を行わなければならないので、エクスクル−ジグオア
回路５３でラッテ回路４４１の符号ビットとカウンタ４
９２の１段目出力との排他的論理和をと＃）、この出力
でｙ−ト回路４８のナンド回路４１１１．４８２のダー
トの開閉を利口している。具体的には、カウンタ４９２
のカクント値が′０″または偶数の場合は、ラッチ回路
４４１の符号ビットでそのままナンド回路４８１．４８
２のケ°−トの開閉を制罰する。つまり、符号ビットが
１“０″の場合はナンド回路４８１のゲートｊｒ開いて
、カウンタ２９２を７ノブ！ｌＩ、１作させ、ｌ”の場
合には、ナンド回路４８２のダートを開いてカウンタ２
９２にダウン動作させる。一方、カワ／り４９２のカク
ント値が奇数の場合は、エクスルージグオア回路５３の
排他論理和演算によってラッチ回路４４１の符号ビット
が反転されることにより、カワント値がＵＯ″や偶数の
場合とは逆の動作が行われる。つＬ５図（１）、（ホ）
、（ｎ）はそれぞれナンド回路４８ノ、４８２，５２１
の出力（ＦＪ）、（Ｆ、’）。

（ＦＪ）を示す。

ところで、第１図の回路では、先の第８図で推りＬｌす
るならば、サイズデータ（ｄＸ）　、　（ｄＹ）が正の
場合と負の場合における描画点と対応ドツトの１ビツト
分のずれ（ｘｌ　、　（ｙ）を補ＩＥするのに。

ｆｆｌ／Ｉ　Ｐ　Ｕの処理によらず、ハードウェアによ
り実行している。すなわち、第１図においては、座ｅＡ
ｙ”−１（Ｘｏ　）、（Ｙｏ　）ｋカウンタ２９ノ　。

２９２にグリセットするに当ジ、それぞれ全加算器３７
．２８ＶＣＣ”ｊイズデータ（ｄＸ）　、　（ｄＹ）に
対応するラッテ回路４９１，４４１の符号ビットを刀口
算するようにしている。この場合、符号ビットは全加算
ビット曇（与えられる。

このような偏成によれば、サイズデータ（ｄＸ）　、　
（ｄＹ）が正の場合には、カウンタ２９１．２９２のグ
リセットデータとしてＭ　Ｐ　Ｕからの座標データ（Ｘ
ｏ　）　、　（、Ｙｏ　）かその′ｉま得られ。

サイズデータ（ｄＸ）、（ｔｉＹ）か負の場合ＶＣに上
。

（ＸＯ−１）　、（Ｙｏ　−１）　　なるグｌ）　セフ
　トｆ−ＩＺカ％られ、ドツトのずれ（ｘ）　、　（ｙ
）　（第８図参照）を油圧することかできる。

次に、クリッピング処理を説明する。このクリッピング
処理は、論理画素の位置に応じて次の２つに場合分けさ
れる。

（１）　　先の第９図に示すケース（Ｉｃ）のように。

垂直方向の境界線１２からはみ出す処理１ｆ！］素（Ａ
７）のクリッピング７行う動台。

□□□）　先の第９図１′Ｉ！−不すケー７．（２Ｃ）
（１）よう９ｒ、水平方向の境界線１２からはみ出す論
理画素（Ａ））のクリッピングを行う場合。

（１）に関しては、アンド回路３４のダートの開閉を制
御するＤフリッグフロッグ回路３５のクロック入力端子
に、カウンタ２９２のボロー出力（Ｃｏ）とキャリイー
出力（Ｂｏ）とをオア回路５４全介して与えることによ
り実現している。

すなわち、この上うな構取によれば、垂直方向にアドレ
スを更新し１いくうちに、これが垂直方向の表示領域１
１の境界線１２を越えると。

カウンタ２９２がオーバーフロー（あるいはアンダー７
０−〕シ、このカウンタ２９２からキャリー出力（Ｃｏ
）（あるいはボロー出力（ＢＯ））が得られる。これに
よ、９．Ｄ７リツグフロツプ回路、ヲ５のＱ出力が１”
レベルからｏ”レベルに変わり、アンド回路３４がｒ−
トを閉じる。その結果、アンド回路３６かダートを閉じ
。

画１１メモＩＪ　２　Ｊ　Ｖｃ対する書き込みパルス（
Ｐ３）の供給が侵出され、データ書き込みが禁出される
。このとき、カウンタ２９１．２９２は逍常通りアドレ
ス更新を続けている。したがって。

カウンタ２９２のアドレス更新により、垂直方向の書き
込みアドレスが再ひ表示領域に戻ると。

カウンタ２９２からは今度はボロー出力（Ｂｅ）（ある
いはキャリー出力（ＣＯ））が得られるので％Ｄフリッ
グフロッグ回路３５のＱ出力が＠１″レベルに戻り、書
き込みパルス（Ｐ３）の供給が再開され、データ書き込
みが再開される。

なお、このデータ書き込みか中断され１いる４３間での
データ読み出し動作は、この期［口ｊでは。

アンド回路３４の出力がｕＯ”レベルになっているので
、データセレクタ２７が読み出しアドレスを選択するこ
とになり１問題はない。

Ｃ）に関しては、カウンタ２９ノのキャリー出力（Ｃ０
〕とざロー出力（Ｂ１０をノア回路５５゜５１全介して
Ｄフリラグフロッグ回路３１１゜３１２のリセット端子
に与えることによって実現している。すなわち、このよ
うな構成によれば、水平方向にアドレスを更新していく
うちにこれが水平方向の表示領域１１の視界線ノ２を越
えると、カウンタ２９１がオーバーフロー（あるいはア
ンダーフロー）してこのカウンタ２９ノからキャリー出
力（Ｃｏ）（あるいはボロー出力（Ｂ、１ｌ））が得ら
れる。これにより、Ｄフリノブフロ１プ回路３１１，３
１２がリセット壊れ、パルス（Ｐ６）の発生が停止され
る。その結果、　ｉ１′！ｕ像メモリ２１に対するデー
タ書き込み・ンルス（Ｐ３つの供給が停止嘔れ、データ
書き込みが禁止される。この場合は、この後カウンタ２
９）からｇｏ−出力（Ｂｏ）（あるいはキャリー出力（
Ｃｏ））が得られることがない。ｂい換えｉｔば、この
場合は、（１）の場合と違って、この＜ｋ　、　７　ｈ
”　Ｌ’スの更新を続けても、アドレスが表示領域１ノ
に戻ることがない。したがって、この場合は、（１）の
場合と同様カウンタ２９１゜２９２のアドレス更新を続
行濫せてもよいが。

これを侵出芒せてデータ書き込みモードを終了させるよ
うにしても購わない。このために、第１凶では、カウン
タ２９１からキャリー出力（Ｃ，）あるいはボロー出力
（Ｂ（１）が得られたとき、Ｄフリラグフロッグ回路３
１１，３１２ｆリセツトし、データ書き込みの基準とな
る・ぐルス（Ｐ６）の発生を伴出するようにしている。

第５図は論理画素Ｃｋｌ　）全体が表示領域ｌｌ内に収
まっている場合のタイムチャートである。

この場合は、第５図（第、（ｒ）にそ几ぞれ本石れるオ
ア回路５４．ノア回路５５の出力（Ｃ７）。

（Ｇ２）から明らかなように、カウンタ２９２゜２９１
からは全くキャリー出力（Ｃｏ）もボロー出力（Ｂ１０
も出ない。したがって、この場合は。

回路ブロック５０から出力嘔れるパルス（Ｐｔ　６）に
よって動作は終了する。

第６図は第９図のケースＣＩＣ）の場合の動作−を第５
図と同じようＶＣ示すものである。図から明らかなよう
に、最初のキャリー出力（Ｃ０）からボロー出力（Ｂｏ
）までの間は、アドレス更新が続行されるものの、・ぞ
ルス（Ｐ７）の発生が侵出され、データ書き込みは中断
きれる。次のキャリー出力（Ｃｏ）で再ひ中断状態にな
るが、このときは２丁ぐ後に回路ブロック５Ｑ〃１らパ
ルス（ＰＩ３）　　が出力ぢれるので、襦き込φ動作に
戻ることなく動作は終了する。

第７図は、第９図のケース（２Ｃ〕の場合の動作を示す
もので、この場合は、カウンタ２９２からはキャリイー
出力（Ｃｏ　）ｈ　’ロー出力（Ｂｏ）も得られないが
、カウンタ２９ノからキャリー出力（Ｃ０）が得られ、
このタイミングで書き込み動作は終了する。

なお、以上の説明では、カウンタ２９２が２００進のカ
ウンタである場合を説明したが。

カウンタ２９ノと同様、２５６進のカウンタでおっても
よい。この場合、２００〜２５６の垂直方向のアドレス
に関しては、クリッピング処理がな嘔れないが、この領
域は表示領＠１１外になるので問題はない。

また１以上の説明では、水平方向にジグザグにアドレス
全更新していく場合を説明したが。

カウンタ２９１とカウンタ２９２の制ａｔ逆にして垂直
方向にジグザグにアドレス全更新していくようにしても
よいことは勿論である。

さらに、この発明は、ＮＡＥ’ＬＰＳの１址画素のデー
タ書き込みたけでなく、複数の物理画素から成る方形状
の画素ブロックのデータ書き込み一般に適用可能である
。

〔発明の効果〕

このようにこの発明によればデータ書き込みアーレスの
発生やクリッピング処理を自動的に行うことができ、Ｍ
ＰＵの負担の軽減や描画速度の向上を図ることができる
自販メモリの側副回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実柿例の構Ｆｙ、をボす回路図、
第２図はＮＡＰＩ、ＰＳの表示画面構成を示す図、第３
図は第１図におけるデータ書き込みとデータ読み出しの
関係をネオタイムチャート、第４図は第１囚におけるデ
ータ書き込みアドレスの更新動作？説明する１ヒめの図
、第５９は論理画素全体かエセ示領域に収まる場合のジ
ノ作を示すタイムチャート、第６図は論理画素が垂直方
向の境界線からはみ出す場合の動作を示すタイムチャー
ト、第７シｌは論理画素が水平方向の境界線からはみ出
す場合の如１作を示すタイムチャート、第８図１は論理
画素を説明するだめの図、第９図は論理画素が表示領域
の境界線からはみ出す場合の六本現象を示す図である。２ノ・・・１ＩＩ１１＠メモリ、２９１　．２９２・・
・ブリセッタグルアンググワンカワンタ、ｓｚｉ、ｓｔ
ｚ、３５・・・Ｄフリッグ７０ッグ回路、３１３１３４
．３６・・・アンド回路、３０・・・データデコーダ、
５４・・・オア回路、５５・・・ノア回路。出願人代理人　弁理士　鈴　圧　武　彦−一一一−１−
一一一一一一ミロ−Ｎの　−〇−ＮｏさくＬ　　ＣＬ　　　ＬＬ　　ＬＬ　　　Ｌ　　　　　Ｌ
ＬＩ　　　ＬＡＪ　　　Ｑ　　ＩＤ　　　Ｆｌ　　　（
Ｌ〇ニア電百２８こび：つり一ν９＋＋＋　ν　νννννν ？ ψ　　Ｆｌ（Ｎ　　　ｍ　　　　　−Ｆｌ　　　−〜　
　−トＣＬ　　　Ｌ　　　ＬＬ　　　　　Ｌｕ　　　Ｌ
ＬＩ　　（）　　０　　５’１７Ｗ（ｅ）　　Ｐ６（ｎ）　　Ｆ３＜ｔ）　　ｐ７第８− 填９Ｗ

Claims

【特許請求の範囲】

（１）複数の物理画素から成る方形状の画素ブロックの
描画点の座標データ及び描画点を基点とする水平及び垂
直方向のサイズデータに従って、画像メモリに画素ブロ
ックの描画データを書き込む画像メモリの制御回路にお
いて、上記画像メモリのデータ書き込みアドレスを、発生する
ためのプリセッタブルアップダウンカウンタ手段と、このプリセッタブルアップダウンカウンタ手段に上記描
画点の座標データをプリセットし、このカウンタ手段か
ら出力されるデータ書き込みアドレスが上記画素ブロッ
ク内で水平方向（あるいは垂直方向）にジグザグ状に更
新されるように、上記サイズデータに従って上記カウン
タ手段のアドレス発生動作を制御するアドレス制御手段
と、上記プリセッタブルアップダウンカウンタ手段からキャ
リー出力（あるいはボロー出力）が得られたら、上記画
像メモリに対して上記描画データを書き込むためのデー
タ書き込みパルスを上記画像メモリに供給することを停
止し、この後、上記カウンタ手段からボロー出力（ある
いはキャリー出力）が得られたときは、データ書き込み
パルスの供給を再開させるデータ書き込み制御手段とを
具備した画像メモリの制御回路。
（２）上記プリセッタブルアップダウンカウンタ手段は
、水平方向のデータ書き込みアドレスを発生する第１の
プリセッタブルアップダウンカウンタと垂直方向のデー
タ書き込みアドレスを発生する第２のプリセッタブルア
ップダウンカウンタを有し、上記アドレス制御手段は、上記第１、第２のプリセッタ
ブルアップダウンカウンタのどちらか一方をアップダウ
ン制御し、他方をアップあるいはダウン制御することに
より、上記プリセツタブルアップダウンカウンタ手段か
ら上記画素ブロック内で水平方向（あるいは垂直方向）
にジグザグ状に更新されるデータ書き込みアドレスが得
られるようにし、上記データ書き込み制御手段は、上記第１、第２のプリ
セッタブルアップダウンカウンタのうち、アップダウン
制御されるカウンタからキャリー出力（あるいはボロー
出力）が得られたら、この後、このカウンタからボロー
出力（あるいはキャリー出力）が得られるまで、上記画
像メモリに対する上記データ書き込みパルスの供給を停
止し、アップあるいはダウン制御されるカウンタからキ
ャリー出力（あるいはボロー出力）が得られたら、上記
画像メモリに対するデータ書き込みパルスの供給を停止
するように構成されていることを特徴とする特許請求の
範囲第１項記載の画像メモリの制御回路。