JPS6178221A - クランプ回路 - Google Patents
クランプ回路Info
- Publication number
- JPS6178221A JPS6178221A JP59200823A JP20082384A JPS6178221A JP S6178221 A JPS6178221 A JP S6178221A JP 59200823 A JP59200823 A JP 59200823A JP 20082384 A JP20082384 A JP 20082384A JP S6178221 A JPS6178221 A JP S6178221A
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- JP
- Japan
- Prior art keywords
- digital
- circuit
- output
- clamp
- clamp circuit
- Prior art date
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- Pending
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は主にビデオ信号のディジタル処理回路に使用す
るクランプ回路に関するもので、特にＶＴＲの時間軸補
正器（ＴＢＣ）のアナログディジタル変換回路部に使用
されて効果あるものである。
るクランプ回路に関するもので、特にＶＴＲの時間軸補
正器（ＴＢＣ）のアナログディジタル変換回路部に使用
されて効果あるものである。
従来例の構成とその問題点
従来のクランプ回路の１例を第１図に示す。第１図にお
いて、入力ビデオ信号１がビデオアンプ２に入力され、
このビデオアンプ２の出力がＡ／Ｄ変換器６でアナログ
ディジタル変換され、ｎビットのディジタル信号７とな
り出力される。Ａ／Ｄ変換器６はある基準電位に対する
ＤＣ電圧の絶対量をディジタル化することになるので、
Ａ／Ｄ変換器６に入力されるビデオ信号は通常ペデスタ
ル部を所定の値にクランプしてＤＣ的な変化がないよう
にする必要がある。このため、入力ビデオ信号１を同期
分離回路４に入力して水平同期信号を分離し、その水平
同期信号よりクランプパルス６を作りクランプ回路３へ
送りこむ。クランプ回路３では水平同期信号に同期して
作成されたクランプパルス５のプラス期間のみペデスタ
ル部のＤＣ電位をサンプリングし、基準電位と比較しず
れておればずれた電位分だけビデオアンプにフィードバ
ックして最終的に希望のＤＣ電位にペデスタルをクラン
プする。このクランプ電位は次のクランプパルスが入力
される捷での間保持されている。
いて、入力ビデオ信号１がビデオアンプ２に入力され、
このビデオアンプ２の出力がＡ／Ｄ変換器６でアナログ
ディジタル変換され、ｎビットのディジタル信号７とな
り出力される。Ａ／Ｄ変換器６はある基準電位に対する
ＤＣ電圧の絶対量をディジタル化することになるので、
Ａ／Ｄ変換器６に入力されるビデオ信号は通常ペデスタ
ル部を所定の値にクランプしてＤＣ的な変化がないよう
にする必要がある。このため、入力ビデオ信号１を同期
分離回路４に入力して水平同期信号を分離し、その水平
同期信号よりクランプパルス６を作りクランプ回路３へ
送りこむ。クランプ回路３では水平同期信号に同期して
作成されたクランプパルス５のプラス期間のみペデスタ
ル部のＤＣ電位をサンプリングし、基準電位と比較しず
れておればずれた電位分だけビデオアンプにフィードバ
ックして最終的に希望のＤＣ電位にペデスタルをクラン
プする。このクランプ電位は次のクランプパルスが入力
される捷での間保持されている。
なお、１６はＰＬＬ回路でＡ／Ｄ変換器６のクロックパ
ルスを作成している。
ルスを作成している。
この構成はアナログのフィードバック構成をとっており
安定状態、すなわち入力ビデオ信号のＡＰＬ変化が少な
い時は問題ないが急にＡＰＬ変化があった場合は電位を
保持しているコンデンサの充放電の時間分だけのずれが
生じることになり、Ａ／Ｄ変換器６の出力データ７のデ
ィジタルデータにずれが生じてしまう。またアナログフ
ィードバック回路であるため温度変化や経時変化に対し
てのずれがゼロでないことは明らかである。
安定状態、すなわち入力ビデオ信号のＡＰＬ変化が少な
い時は問題ないが急にＡＰＬ変化があった場合は電位を
保持しているコンデンサの充放電の時間分だけのずれが
生じることになり、Ａ／Ｄ変換器６の出力データ７のデ
ィジタルデータにずれが生じてしまう。またアナログフ
ィードバック回路であるため温度変化や経時変化に対し
てのずれがゼロでないことは明らかである。
発明の目的
本発明は高安定、高精度なりランプ回路を目的とし、ア
ナログディジタル変換回路等に使用せんとするものであ
る。
ナログディジタル変換回路等に使用せんとするものであ
る。
発明の構成
上記目的のために本発明のクランプ回路は、第一のクラ
ンプ回路でクランプされたアナログ信号をアナログディ
ジタル変換回路を通しディジタル化し、そのディジタル
化された信号をディジタルデータのま１複数ケ所連続に
サンプリングし、そのサンプリングデータの平均値をと
り、サンプルされた位置に与えられた本来のディジタル
データとの差をオフセットデータとして、次のサンプル
時まで保持しておき、その保持出力とアナログディジタ
ル変換出力との間でディジタル演算を行い正規のクラン
プ値にディジタル処理することを特徴とする。
ンプ回路でクランプされたアナログ信号をアナログディ
ジタル変換回路を通しディジタル化し、そのディジタル
化された信号をディジタルデータのま１複数ケ所連続に
サンプリングし、そのサンプリングデータの平均値をと
り、サンプルされた位置に与えられた本来のディジタル
データとの差をオフセットデータとして、次のサンプル
時まで保持しておき、その保持出力とアナログディジタ
ル変換出力との間でディジタル演算を行い正規のクラン
プ値にディジタル処理することを特徴とする。
実施例の説明
第２図に本発明の一実施例を示す。入力ビデオ信号１が
ビデオアンプ２に入力され、このビデオアンプ２の出力
がＡ／Ｄ変換器６でアナログディジタル変換されｎビッ
トのディジタル信号７と力る。Ａ／Ｄ変換器６はある基
準電位に対するＤＣ電圧の絶対量をディジタル化するこ
とになるので、Ａ／Ｄ変換器６に入力されるビデオ信号
は通常ペデスタル部をクランプしてＤＣ的な変化がない
よ５ｆ＼− うにする必要がある。このため入力ビデオ信号１を同期
分離回路４に入力してビデオ信号より水平同期信号を分
離し、その分離された水平同期信号よりビデオ信号のペ
デスタル部の位相に合わせたクランプパルス５を作り第
一のクランプ回路３へ送り込む。第一のクランプ回路３
では送り込まれたクランプパルス６のプラス期間のみビ
デオ信号のペデスタル部のＤＣ電位をサンプリングし、
基準電位と比較し、ずれておればずれた電位分だけビデ
オアンプにフィードバックして最終的に希望のＤＣ電位
にペデスタル部をクランプする。このクランプ電位は次
のクランプパルスが入力されるまでの間保持される。
ビデオアンプ２に入力され、このビデオアンプ２の出力
がＡ／Ｄ変換器６でアナログディジタル変換されｎビッ
トのディジタル信号７と力る。Ａ／Ｄ変換器６はある基
準電位に対するＤＣ電圧の絶対量をディジタル化するこ
とになるので、Ａ／Ｄ変換器６に入力されるビデオ信号
は通常ペデスタル部をクランプしてＤＣ的な変化がない
よ５ｆ＼− うにする必要がある。このため入力ビデオ信号１を同期
分離回路４に入力してビデオ信号より水平同期信号を分
離し、その分離された水平同期信号よりビデオ信号のペ
デスタル部の位相に合わせたクランプパルス５を作り第
一のクランプ回路３へ送り込む。第一のクランプ回路３
では送り込まれたクランプパルス６のプラス期間のみビ
デオ信号のペデスタル部のＤＣ電位をサンプリングし、
基準電位と比較し、ずれておればずれた電位分だけビデ
オアンプにフィードバックして最終的に希望のＤＣ電位
にペデスタル部をクランプする。このクランプ電位は次
のクランプパルスが入力されるまでの間保持される。
Ａ／Ｄ変換器６より出力されたディジタルデータ７はサ
ンプ１）ング回路９において映像信号のペデスタル部の
ディジタルデータを少なくとも３ケ所以上でサンプルさ
れ平均化される。例えば１ケ所目がディジタルデータ１
，２ケ所目が１，３ケ所目が１であれば、（１＋１＋１
）÷３−１となりサンプル数を多くする程ノイズなどの
影響は平均化され少なくなる。
ンプ１）ング回路９において映像信号のペデスタル部の
ディジタルデータを少なくとも３ケ所以上でサンプルさ
れ平均化される。例えば１ケ所目がディジタルデータ１
，２ケ所目が１，３ケ所目が１であれば、（１＋１＋１
）÷３−１となりサンプル数を多くする程ノイズなどの
影響は平均化され少なくなる。
サンプリング回路９でサンプリング、平均化されたディ
ジタルデータ１０は誤差検出回路１３に入力され、予じ
め定められたペデスタル部の絶対ディジタルデータと比
較され、誤差データ出力がでてくる。例えば絶対ディジ
タルデータがゼロとすれば、前記サンプリング回路９よ
りの平均化出力データ１ｏは１であるので、○−１＝−
１が出力されて誤差検出出力１２となる。この誤差検出
時される。サンプ１１ン間かくけ例えば−水平同期パル
ス期間である。
ジタルデータ１０は誤差検出回路１３に入力され、予じ
め定められたペデスタル部の絶対ディジタルデータと比
較され、誤差データ出力がでてくる。例えば絶対ディジ
タルデータがゼロとすれば、前記サンプリング回路９よ
りの平均化出力データ１ｏは１であるので、○−１＝−
１が出力されて誤差検出出力１２となる。この誤差検出
時される。サンプ１１ン間かくけ例えば−水平同期パル
ス期間である。
誤差補正回路１１はＡ／Ｄ変換器６よりの出力であるデ
ィジタルデータ７を誤差検出出力１２との間で演算を行
い最終補正出力１４として出力する。
ィジタルデータ７を誤差検出出力１２との間で演算を行
い最終補正出力１４として出力する。
前記回路構成でもってビデオ信号１を入力してやるとビ
デオ信号が同一状態であり、かつ第一のクランプ回路３
が理想状態で動作中は第二のディジタルクランプ回路１
６では誤差出力がゼロであリ、人／Ｄ変換器６の出力子
と第二のディジタルクランプ回路１５の出力１４は同一
ディジタルデータを示すが、第一のクランプ回路の温度
特性変化や経時変化があった場合第二のディジタルクラ
ンプ回路１５で誤差出力が発生し、最終出力１４は補正
された状態で出力される。捷だ入カビデオ信りの急なＡ
ＰＬ変化やＤＣずれが発生した場合第一のクランプ回路
が応答するに要するある時間の間、第二のディジタルク
ランプ回路１５に誤差検出出力が発生し最終出力である
１４は補正された状態で出力されるっ 発明の効果 以上のように本発明のクランプ回路を使用することによ
り常に安定したディジタルデータが得られるとともに、
アナログ回路の問題点である温度特性、経時変化などが
補正できることになる。壕だ第一のクランプ回路の回路
構成も簡単にできかつ無調整化も可能である。
デオ信号が同一状態であり、かつ第一のクランプ回路３
が理想状態で動作中は第二のディジタルクランプ回路１
６では誤差出力がゼロであリ、人／Ｄ変換器６の出力子
と第二のディジタルクランプ回路１５の出力１４は同一
ディジタルデータを示すが、第一のクランプ回路の温度
特性変化や経時変化があった場合第二のディジタルクラ
ンプ回路１５で誤差出力が発生し、最終出力１４は補正
された状態で出力される。捷だ入カビデオ信りの急なＡ
ＰＬ変化やＤＣずれが発生した場合第一のクランプ回路
が応答するに要するある時間の間、第二のディジタルク
ランプ回路１５に誤差検出出力が発生し最終出力である
１４は補正された状態で出力されるっ 発明の効果 以上のように本発明のクランプ回路を使用することによ
り常に安定したディジタルデータが得られるとともに、
アナログ回路の問題点である温度特性、経時変化などが
補正できることになる。壕だ第一のクランプ回路の回路
構成も簡単にできかつ無調整化も可能である。
第１図は従来のクランプ回路のブロック図、第２図は本
発明のクランプ回路の一実施例を示すブロック図である
。
発明のクランプ回路の一実施例を示すブロック図である
。
Claims (1)
- 第一のクランプ回路でクランプされたアナログ信号をア
ナログディジタル変換回路を通しディジタル化し、その
ディジタル化された信号をディジタルデータのまま複数
ケ所連続にサンプリングし、そのサンプリングデータの
平均値をとり、サンプルされた位置に与えられた本来の
ディジタルデータとの差をオフセットデータとして、次
のサンプル時まで保持しておき、その保持出力とアナロ
グディジタル変換出力との間でディジタル演算を行い正
規のクランプ値にディジタル処理することを特徴とした
クランプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59200823A JPS6178221A (ja) | 1984-09-26 | 1984-09-26 | クランプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59200823A JPS6178221A (ja) | 1984-09-26 | 1984-09-26 | クランプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6178221A true JPS6178221A (ja) | 1986-04-21 |
Family
ID=16430796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59200823A Pending JPS6178221A (ja) | 1984-09-26 | 1984-09-26 | クランプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6178221A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63315686A (ja) * | 1987-06-17 | 1988-12-23 | 住友電気工業株式会社 | ゴム製品補強用金属線状体およびその製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56117425A (en) * | 1980-02-21 | 1981-09-14 | Nec Corp | Analog-digital converting circuit |
| JPS57203322A (en) * | 1981-06-10 | 1982-12-13 | Matsushita Electric Ind Co Ltd | Eliminating device of dc component |
| JPS5819028A (ja) * | 1981-07-24 | 1983-02-03 | Matsushita Electric Ind Co Ltd | オフセツト調整装置 |
| JPS58186223A (ja) * | 1982-04-02 | 1983-10-31 | トムソン−セエスエフ | アナログ信号レベル合せ用デジタル回路 |
-
1984
- 1984-09-26 JP JP59200823A patent/JPS6178221A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56117425A (en) * | 1980-02-21 | 1981-09-14 | Nec Corp | Analog-digital converting circuit |
| JPS57203322A (en) * | 1981-06-10 | 1982-12-13 | Matsushita Electric Ind Co Ltd | Eliminating device of dc component |
| JPS5819028A (ja) * | 1981-07-24 | 1983-02-03 | Matsushita Electric Ind Co Ltd | オフセツト調整装置 |
| JPS58186223A (ja) * | 1982-04-02 | 1983-10-31 | トムソン−セエスエフ | アナログ信号レベル合せ用デジタル回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63315686A (ja) * | 1987-06-17 | 1988-12-23 | 住友電気工業株式会社 | ゴム製品補強用金属線状体およびその製造方法 |
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