JPH06104744A - 信号遅延回路 - Google Patents
信号遅延回路Info
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- JPH06104744A JPH06104744A JP4253192A JP25319292A JPH06104744A JP H06104744 A JPH06104744 A JP H06104744A JP 4253192 A JP4253192 A JP 4253192A JP 25319292 A JP25319292 A JP 25319292A JP H06104744 A JPH06104744 A JP H06104744A
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- signal
- delay
- circuit
- control
- filter
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- Transforming Light Signals Into Electric Signals (AREA)
- Networks Using Active Elements (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】本発明は、ＣＣＤ遅延線の出力信号から転送パ
ルスノイズ成分を除去するフィルタにおける遅延時間
を、遅延前の信号及び遅延後の信号に基づいて制御する
ことを特徴とする。 【構成】入力信号を所定時間遅延するＣＣＤ遅延線11
と、上記ＣＣＤ遅延線11の出力信号に生じるノイズ成分
を除去するロウパス・フィルタ12と、上記入力信号及び
上記ロウパス・フィルタ12の出力信号に応じた信号に基
づいて上記ロウパス・フィルタ12における遅延時間を制
御する制御回路13とを具備したことを特徴とする。
ルスノイズ成分を除去するフィルタにおける遅延時間
を、遅延前の信号及び遅延後の信号に基づいて制御する
ことを特徴とする。 【構成】入力信号を所定時間遅延するＣＣＤ遅延線11
と、上記ＣＣＤ遅延線11の出力信号に生じるノイズ成分
を除去するロウパス・フィルタ12と、上記入力信号及び
上記ロウパス・フィルタ12の出力信号に応じた信号に基
づいて上記ロウパス・フィルタ12における遅延時間を制
御する制御回路13とを具備したことを特徴とする。
Description
【０００１】
【産業上の利用分野】この発明はビデオ信号等のアナロ
グ信号処理に使用され、入力信号を所定時間遅延して出
力する信号遅延回路に関する。
グ信号処理に使用され、入力信号を所定時間遅延して出
力する信号遅延回路に関する。
【０００２】
【従来の技術】ビデオ信号処理回路等では、信号を一定
時間遅延することがしばしば行われる。また、最近では
この信号遅延にＣＣＤ遅延線が多用されている。図４は
ビデオ信号を１水平期間に対応した時間だけ遅延する従
来の信号遅延回路の構成を示している。ビデオ入力信号
はＣＣＤ遅延線31で所定時間遅延された後、抵抗（レジ
スタ）32，33、線輪（コイル）34及び容量（キャパシ
タ）35，36からなる帯域通過フィルタ、例えばロウパス
・フィルタ37に供給される。このフィルタ37では、ＣＣ
Ｄ遅延線31において生じた転送パルスノイズ成分が除去
される。上記フィルタ37の出力は位相補正回路38に供給
される。この位相補正回路38では、可変抵抗39の値の調
整により、上記ＣＣＤ遅延線31及びフィルタ37それぞれ
に生じる遅延誤差に相当する遅延時間の補正が行われ
る。
時間遅延することがしばしば行われる。また、最近では
この信号遅延にＣＣＤ遅延線が多用されている。図４は
ビデオ信号を１水平期間に対応した時間だけ遅延する従
来の信号遅延回路の構成を示している。ビデオ入力信号
はＣＣＤ遅延線31で所定時間遅延された後、抵抗（レジ
スタ）32，33、線輪（コイル）34及び容量（キャパシ
タ）35，36からなる帯域通過フィルタ、例えばロウパス
・フィルタ37に供給される。このフィルタ37では、ＣＣ
Ｄ遅延線31において生じた転送パルスノイズ成分が除去
される。上記フィルタ37の出力は位相補正回路38に供給
される。この位相補正回路38では、可変抵抗39の値の調
整により、上記ＣＣＤ遅延線31及びフィルタ37それぞれ
に生じる遅延誤差に相当する遅延時間の補正が行われ
る。
【０００３】ところで、上記従来の信号遅延回路は、Ｃ
ＣＤ遅延線31は集積回路化されているが、ロウパス・フ
ィルタ37は個別部品で構成されており、また位相補正回
路38では高価な可変抵抗を必要としている。このため、
部品点数が多くなって回路が複雑になり、大型化すると
いう欠点がある。
ＣＤ遅延線31は集積回路化されているが、ロウパス・フ
ィルタ37は個別部品で構成されており、また位相補正回
路38では高価な可変抵抗を必要としている。このため、
部品点数が多くなって回路が複雑になり、大型化すると
いう欠点がある。
【０００４】また、従来回路では、遅延誤差の補正を行
う位相補正回路38を必要としているために回路が複雑に
なると共に、可変抵抗39の値を調整する調整工程が必要
である。また、いったん調整を行った場合でも、ＣＣＤ
遅延線31及びフィルタ37の使用条件、例えば周囲温度の
変化等によって特性が変動するため、可変抵抗39の値の
調整を頻繁に行う必要がある。
う位相補正回路38を必要としているために回路が複雑に
なると共に、可変抵抗39の値を調整する調整工程が必要
である。また、いったん調整を行った場合でも、ＣＣＤ
遅延線31及びフィルタ37の使用条件、例えば周囲温度の
変化等によって特性が変動するため、可変抵抗39の値の
調整を頻繁に行う必要がある。
【０００５】
【発明が解決しようとする課題】このように従来の信号
遅延回路では、回路構成が複雑であるために大型にな
り、かつ調整が必要なために極めて繁雑であるという欠
点がある。
遅延回路では、回路構成が複雑であるために大型にな
り、かつ調整が必要なために極めて繁雑であるという欠
点がある。
【０００６】この発明は上記のような事情を考慮してな
されたものであり、その目的は、回路構成が比較的簡単
で小型化が可能であり、かつ回路調整が一切不要な信号
遅延回路を提供することである。
されたものであり、その目的は、回路構成が比較的簡単
で小型化が可能であり、かつ回路調整が一切不要な信号
遅延回路を提供することである。
【０００７】
【課題を解決するための手段】この発明の信号遅延回路
は、入力信号を所定時間遅延する電荷結合型の遅延手段
と、上記遅延手段の出力信号に生じるノイズ成分を除去
する帯域通過型のフィルタ手段と、上記入力信号及び上
記フィルタ手段の出力信号に応じた信号に基づいて上記
フィルタ手段における遅延時間を制御する制御手段とを
具備したことを特徴とする。
は、入力信号を所定時間遅延する電荷結合型の遅延手段
と、上記遅延手段の出力信号に生じるノイズ成分を除去
する帯域通過型のフィルタ手段と、上記入力信号及び上
記フィルタ手段の出力信号に応じた信号に基づいて上記
フィルタ手段における遅延時間を制御する制御手段とを
具備したことを特徴とする。
【０００８】さらに上記制御手段は、上記入力信号に含
まれる基準信号を検出する第１の検出手段と、上記フィ
ルタ手段の出力信号に含まれる上記基準信号に対応した
信号を検出する第２の検出手段と、上記第１、第２の検
出手段で検出された両信号の位相を比較してその位相差
に応じた信号を出力する位相比較手段と、上記位相比較
手段の出力信号に応じた制御信号を発生し、上記フィル
タ手段に遅延時間制御のための制御信号として供給する
制御信号発生手段とを具備したことを特徴とする。
まれる基準信号を検出する第１の検出手段と、上記フィ
ルタ手段の出力信号に含まれる上記基準信号に対応した
信号を検出する第２の検出手段と、上記第１、第２の検
出手段で検出された両信号の位相を比較してその位相差
に応じた信号を出力する位相比較手段と、上記位相比較
手段の出力信号に応じた制御信号を発生し、上記フィル
タ手段に遅延時間制御のための制御信号として供給する
制御信号発生手段とを具備したことを特徴とする。
【０００９】
【作用】遅延前の入力信号と遅延後の出力信号に応じた
信号に基づいてフィルタ手段における遅延時間が制御さ
れ、遅延前の入力信号と遅延後の出力信号との間にある
一定の関係が成立するようにフィルタ手段における遅延
時間が制御される。
信号に基づいてフィルタ手段における遅延時間が制御さ
れ、遅延前の入力信号と遅延後の出力信号との間にある
一定の関係が成立するようにフィルタ手段における遅延
時間が制御される。
【００１０】具体的には、第１の検出手段遅延により遅
延前の入力信号に含まれる基準信号が検出され、第２の
検出手段により遅延後の出力信号に含まれる基準信号が
検出され、両検出信号が位相比較手段で比較される。そ
して、両検出信号の位相差に応じた制御信号に応じてフ
ィルタ手段における遅延時間が制御される。
延前の入力信号に含まれる基準信号が検出され、第２の
検出手段により遅延後の出力信号に含まれる基準信号が
検出され、両検出信号が位相比較手段で比較される。そ
して、両検出信号の位相差に応じた制御信号に応じてフ
ィルタ手段における遅延時間が制御される。
【００１１】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１はビデオ映像信号を１水平期間に対応
した時間だけ遅延する信号遅延回路に実施した場合の全
体の構成を示すブロック図である。
り説明する。図１はビデオ映像信号を１水平期間に対応
した時間だけ遅延する信号遅延回路に実施した場合の全
体の構成を示すブロック図である。
【００１２】図において、ビデオ映像信号はＣＣＤ遅延
線11に入力される。このＣＣＤ遅延線11は、入力された
ビデオ映像信号をその１水平期間に相当する 63.55μＳ
だけ遅延して出力する。上記ＣＣＤ遅延線11からの出力
信号は帯域通過フィルタ、例えばロウパス・フィルタ12
に入力される。このフィルタ12は、後述する制御信号に
応じて遅延時間の調整が可能にされており、かつ上記Ｃ
ＣＤ遅延線11において生じる転送パルスノイズ成分を除
去して出力するものである。
線11に入力される。このＣＣＤ遅延線11は、入力された
ビデオ映像信号をその１水平期間に相当する 63.55μＳ
だけ遅延して出力する。上記ＣＣＤ遅延線11からの出力
信号は帯域通過フィルタ、例えばロウパス・フィルタ12
に入力される。このフィルタ12は、後述する制御信号に
応じて遅延時間の調整が可能にされており、かつ上記Ｃ
ＣＤ遅延線11において生じる転送パルスノイズ成分を除
去して出力するものである。
【００１３】また、上記フィルタ12からの出力信号は制
御回路13に供給される。この制御回路13は、第１の同期
信号検出回路14、第２の同期信号検出回路15、位相比較
回路16及び制御信号発生回路17から構成されている。上
記第１の同期信号検出回路14は、遅延前のビデオ映像信
号に含まれている水平同期信号の位置を検出する。同様
に、上記第２の同期信号検出回路15は、遅延後のビデオ
映像信号に含まれている水平同期信号の位置を検出す
る。上記両同期信号検出回路14，15の検出信号は共に上
記位相比較回路16に供給される。この位相比較回路16は
上記両検出信号の位相を比較することにより、その位相
差に応じて“Ｈ”レベルもしくは“Ｌ”レベルの信号を
出力する。この位相比較回路16の出力信号は制御信号発
生回路17に供給される。制御信号発生回路17は上記位相
比較回路16の出力信号に応じた直流電圧を発生し、この
直流電圧を制御信号として前記ロウパス・フィルタ12に
供給する。なお、上記ＣＣＤ遅延線11はＭＯＳ型素子を
用いて構成され、ロウパス・フィルタ12並びに制御回路
13はバイポーラ型素子を用いて構成されており、かつ全
体がＢｉ−ＭＯＳ型集積回路として１チップ化されてい
る。
御回路13に供給される。この制御回路13は、第１の同期
信号検出回路14、第２の同期信号検出回路15、位相比較
回路16及び制御信号発生回路17から構成されている。上
記第１の同期信号検出回路14は、遅延前のビデオ映像信
号に含まれている水平同期信号の位置を検出する。同様
に、上記第２の同期信号検出回路15は、遅延後のビデオ
映像信号に含まれている水平同期信号の位置を検出す
る。上記両同期信号検出回路14，15の検出信号は共に上
記位相比較回路16に供給される。この位相比較回路16は
上記両検出信号の位相を比較することにより、その位相
差に応じて“Ｈ”レベルもしくは“Ｌ”レベルの信号を
出力する。この位相比較回路16の出力信号は制御信号発
生回路17に供給される。制御信号発生回路17は上記位相
比較回路16の出力信号に応じた直流電圧を発生し、この
直流電圧を制御信号として前記ロウパス・フィルタ12に
供給する。なお、上記ＣＣＤ遅延線11はＭＯＳ型素子を
用いて構成され、ロウパス・フィルタ12並びに制御回路
13はバイポーラ型素子を用いて構成されており、かつ全
体がＢｉ−ＭＯＳ型集積回路として１チップ化されてい
る。
【００１４】次に上記のような構成でなる回路の動作を
図２の波形図を用いて説明する。ＣＣＤ遅延線11に図２
に示すようなビデオ映像信号が入力されると、この信号
はＣＣＤ遅延線11で所定時間遅延され、さらにフィルタ
12により遅延されると共にＣＣＤ遅延線11における転送
パルスノイズ成分が除去されて出力される。
図２の波形図を用いて説明する。ＣＣＤ遅延線11に図２
に示すようなビデオ映像信号が入力されると、この信号
はＣＣＤ遅延線11で所定時間遅延され、さらにフィルタ
12により遅延されると共にＣＣＤ遅延線11における転送
パルスノイズ成分が除去されて出力される。
【００１５】一方、制御回路13では遅延前のビデオ映像
信号における水平同期信号の位置及び遅延後のビデオ映
像信号における水平同期信号の位置が第１、第２の同期
信号検出回路14，15でそれぞれ検出され、両検出信号の
位相が位相比較回路16で比較される。ここで、図２に示
すように、同期信号検出回路14の検出信号に対して同期
信号検出回路15の検出信号が位相遅れを生じている場
合、すなわち遅延後のビデオ映像信号の遅延時間が１水
平期間に相当する 63.55μＳよりも小さい場合、位相比
較回路16の出力信号はその位相差に応じた期間だけ
“Ｈ”レベルとなる。他方、同期信号検出回路14の検出
信号に対して同期信号検出回路15の検出信号が位相進み
を生じている場合、すなわち遅延後のビデオ映像信号の
遅延時間が１水平期間に相当する 63.55μＳよりも大き
い場合、位相比較回路16の出力信号はその位相差に応じ
た期間だけ“Ｌ”レベルとなる。次に制御信号発生回路
17は、位相比較回路16の出力信号に応じた値の直流電圧
を発生する。この直流電圧の値は、例えば上記両同期信
号検出回路14，15の検出信号間の位相差が０のときはあ
る基準値となり、位相比較回路16の出力信号が“Ｈ”レ
ベルでその期間が長くなるのに伴って値が上記基準値よ
りも増加し、逆に位相比較回路16の出力信号が“Ｌ”レ
ベルでその期間が長くなるのに伴って値が上記基準値よ
りも減少する。また、この直流電圧が制御信号として供
給される前記ロウパス・フィルタ12では、この直流電圧
の値が基準の電圧値よりも大きいときは、その遅延時間
が長くなるように制御され、他方、直流電圧の値が基準
の電圧値よりも小さいときは、その遅延時間が短くなる
ように制御される。従って、最終的には、遅延後のビデ
オ映像信号における遅延時間は補正された正規の１水平
期間に相当する時間に一致することになる。
信号における水平同期信号の位置及び遅延後のビデオ映
像信号における水平同期信号の位置が第１、第２の同期
信号検出回路14，15でそれぞれ検出され、両検出信号の
位相が位相比較回路16で比較される。ここで、図２に示
すように、同期信号検出回路14の検出信号に対して同期
信号検出回路15の検出信号が位相遅れを生じている場
合、すなわち遅延後のビデオ映像信号の遅延時間が１水
平期間に相当する 63.55μＳよりも小さい場合、位相比
較回路16の出力信号はその位相差に応じた期間だけ
“Ｈ”レベルとなる。他方、同期信号検出回路14の検出
信号に対して同期信号検出回路15の検出信号が位相進み
を生じている場合、すなわち遅延後のビデオ映像信号の
遅延時間が１水平期間に相当する 63.55μＳよりも大き
い場合、位相比較回路16の出力信号はその位相差に応じ
た期間だけ“Ｌ”レベルとなる。次に制御信号発生回路
17は、位相比較回路16の出力信号に応じた値の直流電圧
を発生する。この直流電圧の値は、例えば上記両同期信
号検出回路14，15の検出信号間の位相差が０のときはあ
る基準値となり、位相比較回路16の出力信号が“Ｈ”レ
ベルでその期間が長くなるのに伴って値が上記基準値よ
りも増加し、逆に位相比較回路16の出力信号が“Ｌ”レ
ベルでその期間が長くなるのに伴って値が上記基準値よ
りも減少する。また、この直流電圧が制御信号として供
給される前記ロウパス・フィルタ12では、この直流電圧
の値が基準の電圧値よりも大きいときは、その遅延時間
が長くなるように制御され、他方、直流電圧の値が基準
の電圧値よりも小さいときは、その遅延時間が短くなる
ように制御される。従って、最終的には、遅延後のビデ
オ映像信号における遅延時間は補正された正規の１水平
期間に相当する時間に一致することになる。
【００１６】このように上記実施例によれば、遅延時間
を１水平期間とするための回路調整は一切不要である。
また、従来のように個別部品を用いたフィルタは不要で
あり、全体を１チップ化しているために回路構成を比較
的簡単にすることができ、小型化を図ることができる。
を１水平期間とするための回路調整は一切不要である。
また、従来のように個別部品を用いたフィルタは不要で
あり、全体を１チップ化しているために回路構成を比較
的簡単にすることができ、小型化を図ることができる。
【００１７】図３は上記実施例の信号遅延回路で使用さ
れるロウパス・フィルタ12の具体的な構成を示す回路図
である。このフィルタには、それぞれバイポーラトラン
ジスタ等を用いて構成された２個の差動増幅器21，22、
２個の容量23，24及び２個のバッファ増幅器25，26が設
けられている。上記一方の差動増幅器21の非反転入力端
子には前記ＣＣＤ遅延線11の出力信号が入力される。上
記一方の容量23は上記差動増幅器21の出力端子と接地電
位との間に接続されている。また、上記一方のバッファ
増幅器25は上記差動増幅器21の出力信号をバッファ増幅
する。上記他方の差動増幅器22の非反転入力端子には上
記バッファ増幅器25の出力信号が入力される。上記他方
の容量24は上記差動増幅器22の出力端子と接地電位との
間に接続されている。また、上記他方のバッファ増幅器
26は上記差動増幅器22の出力信号をバッファ増幅する。
そして、上記バッファ増幅器26から前記遅延された信号
が出力されると共に、このバッファ増幅器26の出力信号
は上記両差動増幅器21，22の反転入力端子に帰還されて
いる。また、上記両差動増幅器21，22には前記制御回路
13から出力される制御信号、すなわち直流電圧が供給さ
れる。
れるロウパス・フィルタ12の具体的な構成を示す回路図
である。このフィルタには、それぞれバイポーラトラン
ジスタ等を用いて構成された２個の差動増幅器21，22、
２個の容量23，24及び２個のバッファ増幅器25，26が設
けられている。上記一方の差動増幅器21の非反転入力端
子には前記ＣＣＤ遅延線11の出力信号が入力される。上
記一方の容量23は上記差動増幅器21の出力端子と接地電
位との間に接続されている。また、上記一方のバッファ
増幅器25は上記差動増幅器21の出力信号をバッファ増幅
する。上記他方の差動増幅器22の非反転入力端子には上
記バッファ増幅器25の出力信号が入力される。上記他方
の容量24は上記差動増幅器22の出力端子と接地電位との
間に接続されている。また、上記他方のバッファ増幅器
26は上記差動増幅器22の出力信号をバッファ増幅する。
そして、上記バッファ増幅器26から前記遅延された信号
が出力されると共に、このバッファ増幅器26の出力信号
は上記両差動増幅器21，22の反転入力端子に帰還されて
いる。また、上記両差動増幅器21，22には前記制御回路
13から出力される制御信号、すなわち直流電圧が供給さ
れる。
【００１８】上記両差動増幅器21，22はそれぞれ内部に
直流電流源を持ち、前記制御信号に応じてこれら直流電
流源における電流値が制御されることによりそれぞれの
利得（ゲイン）が調整されるようになっている。
直流電流源を持ち、前記制御信号に応じてこれら直流電
流源における電流値が制御されることによりそれぞれの
利得（ゲイン）が調整されるようになっている。
【００１９】一般にフィルタの通過帯域特性は通過周波
数で近似され、図３に示されるロウパス・フィルタ12に
おいて、両差動増幅器21，22の利得をｇｍ１，ｇｍ２、
容量23，24の値をＣ１，Ｃ２とすると、このフィルタ12
の通過周波数Ｗ０は次式で与えられる。 Ｗ０＝｛（ｇｍ１×ｇｍ２）／（Ｃ１×Ｃ２）｝0.5
数で近似され、図３に示されるロウパス・フィルタ12に
おいて、両差動増幅器21，22の利得をｇｍ１，ｇｍ２、
容量23，24の値をＣ１，Ｃ２とすると、このフィルタ12
の通過周波数Ｗ０は次式で与えられる。 Ｗ０＝｛（ｇｍ１×ｇｍ２）／（Ｃ１×Ｃ２）｝0.5
【００２０】従って、差動増幅器21，22の利得を制御す
ることによってフィルタとしての通過帯域特性を可変に
することができ、同時にフィルタ自体の遅延時間を制御
することができる。
ることによってフィルタとしての通過帯域特性を可変に
することができ、同時にフィルタ自体の遅延時間を制御
することができる。
【００２１】なお、この発明は上記実施例に限定される
ものてはなく種々の変形が可能であることはいうまでも
ない。例えば、上記実施例では遅延を行うべき信号がビ
デオ映像信号であり、このビデオ映像信号に含まれる水
平同期信号を検出して位相比較を行う場合について説明
したが、これは水平同期信号の代わりにクロマバースト
信号等を検出して位相比較を行うことも可能である。
ものてはなく種々の変形が可能であることはいうまでも
ない。例えば、上記実施例では遅延を行うべき信号がビ
デオ映像信号であり、このビデオ映像信号に含まれる水
平同期信号を検出して位相比較を行う場合について説明
したが、これは水平同期信号の代わりにクロマバースト
信号等を検出して位相比較を行うことも可能である。
【００２２】
【発明の効果】以上説明したようにこの発明によれば、
回路構成が比較的簡単で小型化が可能であり、かつ回路
調整が一切不要な信号遅延回路を提供することができ
る。
回路構成が比較的簡単で小型化が可能であり、かつ回路
調整が一切不要な信号遅延回路を提供することができ
る。
【図１】この発明の一実施例に係る信号遅延回路の全体
の構成を示すブロック図。
の構成を示すブロック図。
【図２】図１の実施例回路の動作を説明するための波形
図。
図。
【図３】図１の実施例回路の一部回路の具体的な構成を
示す回路図。
示す回路図。
【図４】従来回路の回路図。
11…ＣＣＤ遅延線、12…ロウパス・フィルタ、13…制御
回路、14…第１の同期信号検出回路、15…第２の同期信
号検出回路、16…位相比較回路、17…制御信号発生回
路、21，22…差動増幅器、23，24…容量、25，26…バッ
ファ増幅器。
回路、14…第１の同期信号検出回路、15…第２の同期信
号検出回路、16…位相比較回路、17…制御信号発生回
路、21，22…差動増幅器、23，24…容量、25，26…バッ
ファ増幅器。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/335 Ｆ
Claims (4)
- 【請求項１】 入力信号を所定時間遅延する電荷結合型
の遅延手段と、 上記遅延手段の出力信号に生じるノイズ成分を除去する
帯域通過型のフィルタ手段と、 上記入力信号及び上記フィルタ手段の出力信号に応じた
信号に基づいて上記フィルタ手段における遅延時間を制
御する制御手段とを具備したことを特徴とする信号遅延
回路。 - 【請求項２】 前記制御手段は、 前記入力信号に含まれる基準信号を検出する第１の検出
手段と、 前記フィルタ手段の出力信号に含まれる上記基準信号に
対応した信号を検出する第２の検出手段と、 上記第１、第２の検出手段で検出された両信号の位相を
比較してその位相差に応じた信号を出力する位相比較手
段と、 上記位相比較手段の出力信号に応じた制御信号を発生
し、前記フィルタ手段に遅延時間制御のための制御信号
として供給する制御信号発生手段とを具備したことを特
徴とする請求項１に記載の信号遅延回路。 - 【請求項３】 前記フィルタ手段が、 前記制御信号発生手段で発生される制御信号に基づいて
利得が調整される差動増幅器と、 上記差動増幅器の出力端に接続された容量とを具備した
ことを特徴とする請求項２に記載の信号遅延回路。 - 【請求項４】 前記遅延手段がＭＯＳ型素子を用いて構
成され、前記フィルタ手段及び制御手段がバイポーラ型
素子を用いて構成され、かつ全体がＢｉ−ＭＯＳ型集積
回路として構成されていることを特徴とする請求項１に
記載の信号遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4253192A JPH06104744A (ja) | 1992-09-22 | 1992-09-22 | 信号遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4253192A JPH06104744A (ja) | 1992-09-22 | 1992-09-22 | 信号遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104744A true JPH06104744A (ja) | 1994-04-15 |
Family
ID=17247835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4253192A Pending JPH06104744A (ja) | 1992-09-22 | 1992-09-22 | 信号遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06104744A (ja) |
-
1992
- 1992-09-22 JP JP4253192A patent/JPH06104744A/ja active Pending
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