JPS6175480A - 絶対値回路 - Google Patents
絶対値回路Info
- Publication number
- JPS6175480A JPS6175480A JP19634284A JP19634284A JPS6175480A JP S6175480 A JPS6175480 A JP S6175480A JP 19634284 A JP19634284 A JP 19634284A JP 19634284 A JP19634284 A JP 19634284A JP S6175480 A JPS6175480 A JP S6175480A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は入力信号の絶対値を出力する絶対値回路に関す
る。６ ［従来の技術］ 従来斯かる絶対値回路として第４図に示す如きものがあ
る。図においてＡｌ 、Ａ２は演算増幅器、Ｒ１乃至Ｒ
５は各々値が等しい抵抗、ＤＩ 、 Ｄ２はダイオード
である。演算増幅器Ａ１の非反転入力端子は接地されて
おり、反転入力端子は抵抗Ｒ１を介して絶対値回路の入
力端子に接続されている。演算増幅器Ａ１の出力端子は
、逆接続されたダイオードＤ１と抵抗Ｒ２との直列回路
と、順接続されたダイオードＤ２と抵抗Ｒ５との直列回
路との並列回路により反転入力端子に帰還されている。
る。６ ［従来の技術］ 従来斯かる絶対値回路として第４図に示す如きものがあ
る。図においてＡｌ 、Ａ２は演算増幅器、Ｒ１乃至Ｒ
５は各々値が等しい抵抗、ＤＩ 、 Ｄ２はダイオード
である。演算増幅器Ａ１の非反転入力端子は接地されて
おり、反転入力端子は抵抗Ｒ１を介して絶対値回路の入
力端子に接続されている。演算増幅器Ａ１の出力端子は
、逆接続されたダイオードＤ１と抵抗Ｒ２との直列回路
と、順接続されたダイオードＤ２と抵抗Ｒ５との直列回
路との並列回路により反転入力端子に帰還されている。
ダイオードＤ１のアノードは抵抗Ｒ３を介して演算増幅
器Ａ２の反転入力端子に、またダイオードＤ２のカソー
ドは演算増幅器Ａ２の反転入力端子に各々接続されてい
る。抵抗Ｒ４は演算増幅器Ａ２の出力端子と非反転入力
端子との間の帰還抵抗として接続されている。
器Ａ２の反転入力端子に、またダイオードＤ２のカソー
ドは演算増幅器Ａ２の反転入力端子に各々接続されてい
る。抵抗Ｒ４は演算増幅器Ａ２の出力端子と非反転入力
端子との間の帰還抵抗として接続されている。
入力電圧Ｖｉが正である場合、演算増幅器Ａ１の出力は
負となり、ダイオードＤ２は逆バイアスとなるのでそこ
には電流が流れない。従って演算増幅器Ａ２の非反転入
力端子への入力電圧ｖ２は接地電位となる。またダイオ
ードＤ１のアノードの電位Ｖ１は（−Ｖｉ）となり、こ
の電位が演算増幅器Ａ２により反転されるので出力電圧
Ｖｏは入力電圧Ｖｉと等しくなる。
負となり、ダイオードＤ２は逆バイアスとなるのでそこ
には電流が流れない。従って演算増幅器Ａ２の非反転入
力端子への入力電圧ｖ２は接地電位となる。またダイオ
ードＤ１のアノードの電位Ｖ１は（−Ｖｉ）となり、こ
の電位が演算増幅器Ａ２により反転されるので出力電圧
Ｖｏは入力電圧Ｖｉと等しくなる。
一方入力電圧Ｖｉが負である場合、演算増幅器Ａ１の出
力は正となるので、ダイオードＤ１は逆バイアスとなり
そこには電流が流れない。従って次の関係式が得られる
。
力は正となるので、ダイオードＤ１は逆バイアスとなり
そこには電流が流れない。従って次の関係式が得られる
。
Ｖｉ ／Ｒ＝ −（Ｖｌ ／Ｒ＋Ｖ２／Ｒ）（Ｖｏ −
Ｖ２ ）／Ｒ＝−（Ｖｌ −Ｖ２） ／Ｒ（Ｖ２−Ｖｌ
）／Ｒ＝Ｖ１／Ｒ 従って、 Ｖｏ ＝−Ｖｉ ＝ ｌ Ｖｉｌとなり、入
力電圧Ｖｉに対する絶対値の出力が得られるようになっ
ている。
Ｖ２ ）／Ｒ＝−（Ｖｌ −Ｖ２） ／Ｒ（Ｖ２−Ｖｌ
）／Ｒ＝Ｖ１／Ｒ 従って、 Ｖｏ ＝−Ｖｉ ＝ ｌ Ｖｉｌとなり、入
力電圧Ｖｉに対する絶対値の出力が得られるようになっ
ている。
しかしながら斯かる絶対値回路は演算増幅器を使用しな
ければならないばかりでなく、相互に値の等しい抵抗が
Ｓ本必要であり、素子数が多くなって集積化するのが困
難であった。
ければならないばかりでなく、相互に値の等しい抵抗が
Ｓ本必要であり、素子数が多くなって集積化するのが困
難であった。
第１図は本発明の絶対値回路の構成を表している。図に
おいて１は入力電圧Ｖｉを同相の（入力電圧Ｖｉと接地
電位との差に対応した）第１の電流工１に変換する第１
の電流変換回路であり、２は逆相の（入力電圧Ｖｉと固
定基準電位Ｖｃｃとの差に対応した）第２の電流工２に
変換する第２の電流変換回路である。前者はベースが入
力端子に接続されたＮＰＮトランジスタＱ１と、そのコ
レクタに接続されたカレントミラーを構成するＰＮＰト
ランジスタＱ３ 、Ｑ４と、そのエミッタに接続された
抵抗Ｒａとより構成されている。後者はトランジスタＱ
ｌのエミッタにそのベースが接続されたＰＮＰトランジ
スタＱ２と、そのエミッタに抵抗Ｒｂを介して接続され
たカレントミラーを構成するＰＮＰトランジスタＱ５
、Ｑ６とを有している。３は電流工１を電圧に変換する
第１の電圧変換回路であり、トランジスタＱ４のコレク
タに接続されたダイオード接続のＮＰＮトランジスタＱ
７ 、Ｑ８と抵抗Ｒａ’との直列回路より構成されてい
る。４は電流Ｉ２を電圧に変換する第２の電圧変換回路
であり、トランジスタＱ６のコレクタに接続されたダイ
オード接続のＮＰＮトランジスタＱ１３． Ｑ１４と抵
抗Ｒｂ’の直列回路と、トランジスタＱ６のコレクタに
そのベースが接続されたＮＰＮトランジスタＱｌｌと、
そのエミッタに接続されたＮ Ｐ Ｎ トランジスタＱ
１８と抵抗Ｒ１２の直列回路と、トランジスタＱｌｌの
エミッタにそのベースが接続されたＰＮＰトランジスタ
Ｑ１２と、トランジスタＱ１２のエミッタにコレクタが
接続されたトランジスタＱ１５と、トランジスタＱ１５
のエミッタに接続された抵抗Ｒ１５とから構成されてい
る。
おいて１は入力電圧Ｖｉを同相の（入力電圧Ｖｉと接地
電位との差に対応した）第１の電流工１に変換する第１
の電流変換回路であり、２は逆相の（入力電圧Ｖｉと固
定基準電位Ｖｃｃとの差に対応した）第２の電流工２に
変換する第２の電流変換回路である。前者はベースが入
力端子に接続されたＮＰＮトランジスタＱ１と、そのコ
レクタに接続されたカレントミラーを構成するＰＮＰト
ランジスタＱ３ 、Ｑ４と、そのエミッタに接続された
抵抗Ｒａとより構成されている。後者はトランジスタＱ
ｌのエミッタにそのベースが接続されたＰＮＰトランジ
スタＱ２と、そのエミッタに抵抗Ｒｂを介して接続され
たカレントミラーを構成するＰＮＰトランジスタＱ５
、Ｑ６とを有している。３は電流工１を電圧に変換する
第１の電圧変換回路であり、トランジスタＱ４のコレク
タに接続されたダイオード接続のＮＰＮトランジスタＱ
７ 、Ｑ８と抵抗Ｒａ’との直列回路より構成されてい
る。４は電流Ｉ２を電圧に変換する第２の電圧変換回路
であり、トランジスタＱ６のコレクタに接続されたダイ
オード接続のＮＰＮトランジスタＱ１３． Ｑ１４と抵
抗Ｒｂ’の直列回路と、トランジスタＱ６のコレクタに
そのベースが接続されたＮＰＮトランジスタＱｌｌと、
そのエミッタに接続されたＮ Ｐ Ｎ トランジスタＱ
１８と抵抗Ｒ１２の直列回路と、トランジスタＱｌｌの
エミッタにそのベースが接続されたＰＮＰトランジスタ
Ｑ１２と、トランジスタＱ１２のエミッタにコレクタが
接続されたトランジスタＱ１５と、トランジスタＱ１５
のエミッタに接続された抵抗Ｒ１５とから構成されてい
る。
５は第１の電圧変換回路３の出力電圧ｖ３と第２、
の電圧変換回路４の出力電圧ｖ４とを比較して大きい方
の出力を選択して出力する選択回路であり、差動接続さ
れたＮＰＮトランジスタＱ９．ＱＩＯと、その共通接続
されたエミッタに直列に接続されたＮＰＮトランジスタ
Ｑ１７と抵抗Ｒ１１とより構成されている。、６は定電
流源工０と、ベースがトランジスタＱ１７．０１ｇと共
通接続されたＮＰＮ トランジスタＱ１９． Ｑ２０と
、各々のエミッタに接続された抵抗Ｒ１３，Ｒ１４と、
トランジスタＱ１９のコレクタに接続されたダイオード
接続のトランジスタＱ１６と、そのエミッタに接続され
た抵抗Ｒ１６とより構成されている。
の電圧変換回路４の出力電圧ｖ４とを比較して大きい方
の出力を選択して出力する選択回路であり、差動接続さ
れたＮＰＮトランジスタＱ９．ＱＩＯと、その共通接続
されたエミッタに直列に接続されたＮＰＮトランジスタ
Ｑ１７と抵抗Ｒ１１とより構成されている。、６は定電
流源工０と、ベースがトランジスタＱ１７．０１ｇと共
通接続されたＮＰＮ トランジスタＱ１９． Ｑ２０と
、各々のエミッタに接続された抵抗Ｒ１３，Ｒ１４と、
トランジスタＱ１９のコレクタに接続されたダイオード
接続のトランジスタＱ１６と、そのエミッタに接続され
た抵抗Ｒ１６とより構成されている。
［作用］
しかしてその動作を第２図を参照して説明する６′入力
端子に入力電圧Ｖｉ（第２図（ａ））が印加されるとト
ランジスタＱ１に対応する電流１１が流れ、この電流は
カレントミラー回路を構成するトランジスタＱ３からト
ランジスタＱ４に転送され、トランジスタＱ４に電流１
１が流れる。電流１１は、 Ｉ １ ＝ （Ｖｉ −Ｖｂｅ１ ）／ Ｒａ−−−−
−（１）となる。ここでＶｂｅ１はトランジスタＱ１の
べ一スエミッタ間電圧を示す（以下Ｖ ｂａｎはトラン
ジスタＱｎのペースエミッタ間電圧を表す）、この電流
工１がトランジスタＱ７ 、 Ｑ１３ 、抵抗Ｒａ’よ
りなる電圧変換回路により電圧ｖ３に変換される。
端子に入力電圧Ｖｉ（第２図（ａ））が印加されるとト
ランジスタＱ１に対応する電流１１が流れ、この電流は
カレントミラー回路を構成するトランジスタＱ３からト
ランジスタＱ４に転送され、トランジスタＱ４に電流１
１が流れる。電流１１は、 Ｉ １ ＝ （Ｖｉ −Ｖｂｅ１ ）／ Ｒａ−−−−
−（１）となる。ここでＶｂｅ１はトランジスタＱ１の
べ一スエミッタ間電圧を示す（以下Ｖ ｂａｎはトラン
ジスタＱｎのペースエミッタ間電圧を表す）、この電流
工１がトランジスタＱ７ 、 Ｑ１３ 、抵抗Ｒａ’よ
りなる電圧変換回路により電圧ｖ３に変換される。
この電圧ｖ３は、
Ｖ３ ＝Ｉ ＩＲａ’ ＋Ｖｂｅ７ ＋Ｖｂｅ８−−−
（２）となる。ここでＲａ ＝ Ｒａ’ 、 Ｖｂｅ１
＝ Ｖｂｅ８としく２）式に（１）式を代入すると。
（２）となる。ここでＲａ ＝ Ｒａ’ 、 Ｖｂｅ１
＝ Ｖｂｅ８としく２）式に（１）式を代入すると。
Ｖ３ ＝Ｖｉ ＋Ｖｂｅ７・・・・・・・・・・・・・
・・・・・・・・・・・・・・（３）となる（第２図（
ｂ）参照）。
・・・・・・・・・・・・・・（３）となる（第２図（
ｂ）参照）。
一方入力電圧Ｖｉに対応してトランジスタＱ２により位
相が反転されて流れる電流Ｉ２が、カレントミラーを構
成するトランジスタＱ５からトランジスタＱ６に転送さ
れ、トランジスタＱ６に電流工２が流れる。電流工２は
、 Ｉ２ ＝ （Ｖｃｃ −（Ｖｉ−Ｖｂａｌ＋Ｖｂｅ２＋
Ｖｂｓ５））／Ｒｂ・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・（４）とな
る。この電流工２が電圧変換回路４で電圧Ｖ４に変換さ
れる。電圧ｖ４は、 Ｖ４ ＝Ｉ ２Ｒｂ’ ＋ Ｖｂｅ１３＋ＶｂｅＬ４−
ｖｂｅｌｌ＋Ｖｂｅ１２ ・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・ （５）とな
る。ここでＲｂ＝ Ｒｂ’ 、 Ｖｂａｌ＝ Ｖｂｅ１
ｌ、 Ｖｂｅ２＝ Ｖｂｅ１２． Ｖｂｅ５＝ Ｖｂｅ
１４とすると、 （５）式に（４）式を代入して、 Ｖ４ ＝Ｖｃｃ−Ｖｉ ＋Ｖｂｅ１３−−−Ｃ６）とな
る（第２図（ｃ）参照）。
相が反転されて流れる電流Ｉ２が、カレントミラーを構
成するトランジスタＱ５からトランジスタＱ６に転送さ
れ、トランジスタＱ６に電流工２が流れる。電流工２は
、 Ｉ２ ＝ （Ｖｃｃ −（Ｖｉ−Ｖｂａｌ＋Ｖｂｅ２＋
Ｖｂｓ５））／Ｒｂ・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・（４）とな
る。この電流工２が電圧変換回路４で電圧Ｖ４に変換さ
れる。電圧ｖ４は、 Ｖ４ ＝Ｉ ２Ｒｂ’ ＋ Ｖｂｅ１３＋ＶｂｅＬ４−
ｖｂｅｌｌ＋Ｖｂｅ１２ ・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・ （５）とな
る。ここでＲｂ＝ Ｒｂ’ 、 Ｖｂａｌ＝ Ｖｂｅ１
ｌ、 Ｖｂｅ２＝ Ｖｂｅ１２． Ｖｂｅ５＝ Ｖｂｅ
１４とすると、 （５）式に（４）式を代入して、 Ｖ４ ＝Ｖｃｃ−Ｖｉ ＋Ｖｂｅ１３−−−Ｃ６）とな
る（第２図（ｃ）参照）。
斯かる電圧Ｖ３ 、Ｖ４が選択回路５の差動接続された
トランジスタＱ９ 、ＱＩＯのベースに各々印加され、
大きい方が出力される。すなりち電圧Ｖ３が電圧ｖ４よ
り大きい場合、トランジスタＱ９がオンして電圧ｖ３が
選択され出力電圧Ｖｏは、Ｖｏ ＝ Ｖ３− Ｖｂｅ９
・・・・・・・・・・・・・・・・・・・・・・・・・
・・（７）となる。ここでＶ ｂｅ７ ＝ Ｖ ｂｅ９
とすればＶｏ：＝Ｖｉ・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・（
８）となる。
トランジスタＱ９ 、ＱＩＯのベースに各々印加され、
大きい方が出力される。すなりち電圧Ｖ３が電圧ｖ４よ
り大きい場合、トランジスタＱ９がオンして電圧ｖ３が
選択され出力電圧Ｖｏは、Ｖｏ ＝ Ｖ３− Ｖｂｅ９
・・・・・・・・・・・・・・・・・・・・・・・・・
・・（７）となる。ここでＶ ｂｅ７ ＝ Ｖ ｂｅ９
とすればＶｏ：＝Ｖｉ・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・（
８）となる。
また電圧■３が電圧ｖ４より小さい場合、トランジスタ
ＱＩＯがオンして電圧ｖ４が選択され、出力電圧Ｖｏは
、 Ｖｏ ＝Ｖ２−ＶｂｅＬＯ・・・・・・・・・・・・・
・・・・・・・・・・・（９）となる。ここでＶｂｅ１
：３＝ Ｖｂｅ１Ｏとすれば。
ＱＩＯがオンして電圧ｖ４が選択され、出力電圧Ｖｏは
、 Ｖｏ ＝Ｖ２−ＶｂｅＬＯ・・・・・・・・・・・・・
・・・・・・・・・・・（９）となる。ここでＶｂｅ１
：３＝ Ｖｂｅ１Ｏとすれば。
Ｖｏ＝Ｖｃｃ−Ｖｉ・・・・・・・・・・・・・・・・
・・・・・・・・・・・ （１０）となる。従って電圧
Ｖｃｃ／２を基準として入力電圧Ｖｉの絶対値を得るこ
とができる（第２図（ｄ）参照）。
・・・・・・・・・・・ （１０）となる。従って電圧
Ｖｃｃ／２を基準として入力電圧Ｖｉの絶対値を得るこ
とができる（第２図（ｄ）参照）。
［実施例］
第３図は本発明の他の実施例を表している。この実施例
は、第１図に示したＮＰＮトランジスタをＰＮＰトラン
ジスタに、またＰＮＰ トランジスタをＮＰＮトランジ
スタに各々相補的に置き代えたものであり（トランジス
タＱｎに対してトランジスタＴｎが、抵抗Ｒｎに対して
抵抗Ｚｎが各々対応している）、第１図における場合が
第１の基準電位（接地電位）と第２の基準電位（電圧Ｖ
ｃｃ）との平均値（Ｖｃｃ／２）より大きい出力電圧Ｖ
。
は、第１図に示したＮＰＮトランジスタをＰＮＰトラン
ジスタに、またＰＮＰ トランジスタをＮＰＮトランジ
スタに各々相補的に置き代えたものであり（トランジス
タＱｎに対してトランジスタＴｎが、抵抗Ｒｎに対して
抵抗Ｚｎが各々対応している）、第１図における場合が
第１の基準電位（接地電位）と第２の基準電位（電圧Ｖ
ｃｃ）との平均値（Ｖｃｃ／２）より大きい出力電圧Ｖ
。
が得られるようにしたものであるのに対して、それより
小さい出力電圧Ｖｏ （＝ −Ｉ Ｖｉ ｌ）が得られ
るようにしたものであり、相補的である点を除きその構
成と動作は第１図における場合と同様であるからその詳
述は省略する。
小さい出力電圧Ｖｏ （＝ −Ｉ Ｖｉ ｌ）が得られ
るようにしたものであり、相補的である点を除きその構
成と動作は第１図における場合と同様であるからその詳
述は省略する。
Ｃ効果コ
以上の如く本発明においては演算増幅器を使わず、トラ
ンジスタと抵抗のみを用いるようにしたので素子数が少
なくてすみ、集積化が容易である。
ンジスタと抵抗のみを用いるようにしたので素子数が少
なくてすみ、集積化が容易である。
第１図は本発明の絶対値回路の回路図、第２図はその波
形図、第３図は本発明の他の実施例の回路図、第４図は
従来の絶対値回路の回路図を各々表す。 １．２・・・電流変換回路 ３．４・・・電圧変換回路 ５・・・選択回路６・・
・定電流回路 以上
形図、第３図は本発明の他の実施例の回路図、第４図は
従来の絶対値回路の回路図を各々表す。 １．２・・・電流変換回路 ３．４・・・電圧変換回路 ５・・・選択回路６・・
・定電流回路 以上
Claims (3)
- （１）入力電圧と第１の基準電位との電位差を第１の電
流に変換する第１の電流変換回路と、該第１の電流を第
１の電圧に変換する第１の電圧変換回路と、該入力電圧
と第２の基準電位との電位差を第２の電流に変換する第
２の電流変換回路と、該第２の電流を第２の電圧に変換
する第２の電圧変換回路と、該第１の電圧と該第２電圧
とを比較して大きい方の電圧を選択的に出力する選択回
路とを有することを特徴とする絶対値回路。 - （２）該選択出力される電圧は、該第１の基準電位と該
第２の基準電位との平均値より大きいことを特徴とする
特許請求の範囲第１項記載の絶対値回路。 - （３）該選択出力される電圧は、該第１の基準電位と該
第２の基準電位との平均値より小さいことを特徴とする
特許請求の範囲第１項記載の絶対値回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19634284A JPS6175480A (ja) | 1984-09-19 | 1984-09-19 | 絶対値回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19634284A JPS6175480A (ja) | 1984-09-19 | 1984-09-19 | 絶対値回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6175480A true JPS6175480A (ja) | 1986-04-17 |
Family
ID=16356233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19634284A Pending JPS6175480A (ja) | 1984-09-19 | 1984-09-19 | 絶対値回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6175480A (ja) |
-
1984
- 1984-09-19 JP JP19634284A patent/JPS6175480A/ja active Pending
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